[发明专利]数字电子装置以及改变数字电子装置中的时钟延迟的方法无效
| 申请号： | 200880004330.0 | 申请日： | 2008-01-31 |
| 公开（公告）号： | CN101606318A | 公开（公告）日： | 2009-12-16 |
| 发明（设计）人： | 樊尚·于阿尔 | 申请（专利权）人： | NXP股份有限公司 |
| 主分类号： | H03K5/135 | 分类号： | H03K5/135;G06F1/04;H04L7/033 |
| 代理公司： | 北京天昊联合知识产权代理有限公司 | 代理人： | 陈 源;张天舒 |
| 地址： | 荷兰艾*** | 国省代码： | 荷兰;NL |
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| 摘要： | 一种数字电子装置具有第一顺序逻辑单元(SS1)和第二顺序逻辑单元(SS2)，每个顺序逻辑单元用于接收输入信号(D)和分别输出第一输出信号(Q)和第二输出信号(QF)。该电子装置还包括用于对第一输出信号(Q)和第二输出信号(QF)进行比较的比较器单元(C)和分别产生用于第一顺序逻辑单元(SS1)和第二顺序逻辑单元(SS2)的第一内部时钟(CK)和第二内部时钟(CKF)。在自校正模式下，自适应时钟发生器单元(ACG)适于相对于另一个内部时钟信号(CKF)对第一或第二内部时钟信号(CK，CKF)进行延迟。自适应时钟发生器单元(ACG)所引起的延迟取决于比较器单元(C)的结果。在正常工作模式下，自适应时钟发生器单元(ACG)适于保持第一内部时钟信号和第二内部时钟信号之间延迟的恒定。 | ||
| 搜索关键词： | 数字 电子 装置 以及 改变 中的 时钟 延迟 方法 | ||
【主权项】：
1.一种数字电子装置，包括：第一顺序逻辑单元(SS1)和第二顺序逻辑单元(SS2)，每个顺序逻辑单元均用于接收输入信号(D)，并分别输出第一输出信号(Q)和第二输出信号(QF)，比较器单元(C)，用于对第一输出信号(Q)和第二输出信号(QF)进行比较，以及自适应时钟发生器单元(ACG)，用来基于第一时钟信号(CLK)分别产生用于第一顺序逻辑单元(SS1)的第一内部时钟(CK)和用于第二顺序逻辑单元(SS2)的第二内部时钟(CKF)，其中，在自校正模式下，自适应时钟发生器单元(ACG)适于相对于第二或第一内部时钟信号对第一或第二内部时钟信号(CK，CKF)进行延迟，其中，自适应时钟发生器单元(ACG)所引起的延迟取决于比较器单元(C)的结果，其中，在正常工作模式下，自适应时钟发生器单元(ACG)适于保持第一内部时钟信号和第二内部时钟信号之间延迟的恒定。
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