[发明专利]时钟控制装置、时钟控制方法、时钟控制程序及集成电路

摘要

指令检测部(235)，根据现在执行中的指令与后续于现在执行中的指令的后续指令的数据依赖关系，检测是否存在能够与顺序无关地加以执行的后续指令，时钟切换判断部(236)，接收存储器停顿的开始和结束的通知，判定是否正处于存储器停顿发生中，当判定为正处于存储器停顿发生中时，基于指令检测部(235)的检测结果，判断是将提供给CPU(200)的时钟信号切换为低时钟信号(239)还是停止，时钟切换部(237)，根据时钟切换判断部(236)的判断，切换时钟信号。根据该结构，不会使性能下降而能够降低功耗。

主权项

1.一种时钟控制装置，其特征在于包括：地址信息检测部，检测来自中央运算处理装置的对主存储装置的访问，并检测表示所述主存储装置的访问目的地的地址的地址信息；缓冲存储错误检测部，检测配置在所述中央运算处理装置与所述主存储装置之间的缓冲存储装置的缓冲存储错误的发生；缓冲存储数据检测部，检测在所述缓冲存储装置中是否存储了数据；停顿通知部，基于由所述地址信息检测部检测到的所述地址信息、所述缓冲存储错误检测部的检测结果、以及所述缓冲存储数据检测部的检测结果，通知表示访问所述主存储装置的存储器停顿的开始和结束；指令检测部，根据现在执行中的指令与后续于现在执行中的指令的后续指令的数据依赖关系，检测是否存在与顺序无关地加以执行的所述后续指令；时钟切换判断部，接收来自所述停顿通知部的有关存储器停顿的开始和结束的通知，判定是否正处于存储器停顿发生中，当判定为正处于存储器停顿发生中时，基于所述指令检测部的检测结果，判断是将提供给所述中央运算处理装置的时钟信号切换为低时钟信号还是停止；以及时钟切换部，根据由所述时钟切换判断部做出的判断，切换所述时钟信号。