[发明专利]存储器装置以及控制该存储器装置的存储器控制器有效
申请号: | 200880130151.1 | 申请日: | 2008-06-30 |
公开(公告)号: | CN102292774A | 公开(公告)日: | 2011-12-21 |
发明(设计)人: | 佐藤贵彦 | 申请(专利权)人: | 富士通半导体股份有限公司 |
主分类号: | G11C11/401 | 分类号: | G11C11/401;G06F12/02;G06T1/60;H04N7/32 |
代理公司: | 北京东方亿思知识产权代理有限责任公司 11258 | 代理人: | 柳春雷 |
地址: | 日本神*** | 国省代码: | 日本;JP |
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摘要: | 存储器装置包括:存储胞阵列,其将二维阵列数据存储在通过地址来选择的多个存储单位区域中;内部地址控制部,其基于外部地址来生成用于选择存储单位区域的内部地址;以及译码器,其译码内部地址来选择存储单位区域。并且,多个存储单位区域基于内部地址的低位比特组来存储被排列在二维阵列数据的矩阵中的第一方向上的数据,并基于内部地址的高位比特组来存储被排列在二维阵列数据的矩阵中的第二方向上的数据,内部地址控制部基于用于控制二维阵列数据的至少包括倾斜方向的多个扫描方向的扫描方向控制信号,来依次生成与所述扫描方向对应的内部地址。 | ||
搜索关键词: | 存储器 装置 以及 控制 控制器 | ||
【主权项】:
一种存储器装置,其特征在于,包括:存储胞阵列,其具有通过地址来选择的多个存储单位区域,并将二维阵列数据存储在所述多个存储单位区域中;内部地址控制部,其输入外部地址,并基于所述外部地址来生成用于选择所述存储单位区域的内部地址;以及译码器,其译码所述内部地址来选择所述存储单位区域;其中,所述多个存储单位区域基于所述内部地址的低位比特组来存储被排列在所述二维阵列数据的矩阵中的第一方向上的数据,并基于所述内部地址的高位比特组来存储被排列在所述二维阵列数据的矩阵中的第二方向上的数据,所述内部地址控制部包括:低位地址生成单元,其生成所述内部地址的低位比特组;高位地址生成单元,其生成所述内部地址的高位比特组;以及地址生成单元控制电路,其基于用于控制所述二维阵列数据的扫描方向的扫描方向控制信号来控制所述低位地址生成单元和高位地址生成单元的动作,并且所述内部地址控制部依次生成与所述扫描方向控制信号的扫描方向对应的内部地址。
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