[发明专利]实现CLB总线与从属模块之间高低速切换的桥接器

摘要

本发明以CLB总线为基础，提出了一种能够实现CLB总线与从属模块之间高低速度切换的桥接器，该桥接器由时钟切换子模块、请求处理子模块和响应处理子模块组成，用于切换从属模块的时钟频率。使用该桥接器就可以方便的解决高速CLB总线与挂接在高速CLB总线上的低速从属模块之间的速度衔接问题。与直接修改从属模块相比，使用桥接器能够提高修改的通用性和可移植性，在不对从属模块进行任何改动的前提下，将桥接器连接在高速CLB总线和需要调整的CLB从属模块之间即可。如果有多个从属模块需要调整时，使用桥接器可以大大降低工作量。

主权项

1、一种实现CLB总线与从属模块之间高低速切换的桥接器，其特征在于：所述桥接器连接在CLB总线与从属模块(SLAVE)之间，用于切换从属模块(SLAVE)的工作频率，该桥接器由时钟切换子模块、请求处理子模块和响应处理子模块组成；所述时钟切换子模块根据慢速时钟使能输入信号(slow clock enable)为高电平或低电平的值，从快速时钟信号(fast clock)和快速时钟信号时钟频率一半的慢速时钟信号(slow clock)中选择一种输出作为从属模块(SLAVE)的输入时钟信号(slave clock)，同时输出第一控制信号(slow_sync_fr)和第二控制信号(not_sync)这两个控制信号；时钟切换子模块由第一至第五这五个寄存器(REG1，REG2，REG3，REG4，REG5)、第一至第三这三个二输入与门(AND1，AND2，AND3)和一个二输入第一或门(OR1)组成，其中第一寄存器(REG1)和第四寄存器(REG4)为上升沿触发寄存器，第二寄存器(REG2)、第三寄存器(REG3)和第五寄存器(REG5)为下降沿触发寄存器；慢速时钟使能输入信号(slow clock enable)连接第一寄存器(REG1)的数据输入端，慢速时钟信号(slow clock)分别连接第一寄存器(REG1)的时钟输入端、第二寄存器(REG2)的时钟输入端、第一与门(AND1)的一个输入端和第二与门(AND2)的一个输入端，快速时钟信号(fast clock)分别连接第三寄存器(REG3)的时钟输入端、第四寄存器(REG4)的时钟输入端、第五寄存器(REG5)的时钟输入端和第三与门(AND3)的一个输入端，第一寄存器(REG1)的数据输出端连接第二寄存器(REG2)的数据输入端，第二寄存器(REG2)的数据输出端分别连接第三寄存器(REG3)的数据输入端、第一与门(AND1)的另一个输入端和第二与门(AND2)的另一个输入端，第三寄存器(REG3)的反相数据输出端连接第三与门(AND3)的另一个输入端，第二与门(AND2)的输出端连接第一或门(OR1)的一个输入端，第三与门(AND3)的输出端连接第一或门(OR1)的另一个输入端，第一或门(OR1)的输出端输出从属模块(SLAVE)的输入时钟信号(slave clock)，第三寄存器(REG3)的数据输出端连接第四寄存器(REG4)的数据输入端，第四寄存器(REG4)的数据输出端输出第一控制信号(slow_sync_fr)，第一与门(AND1)的输出端连接第五寄存器(REG5)的数据输入端，第五寄存器(REG5)的数据输出端输出第二控制信号(not_sync)；所述请求处理子模块用于处理CLB总线发送给从属模块(SLAVE)的传输请求输入信号，该子模块由一个请求控制处理电路、一组寄存器(REGS)和一个二选一选通器组成，其中一组寄存器(REGS)均为上升沿触发寄存器；所述传输请求信号分成两路，一路连接到二选一选通器的一输入端，另一路连接到一组寄存器(REGS)的数据输入端，快速时钟信号(fast clock)分别连接一组寄存器(REGS)的时钟输入端，请求控制处理电路的输入信号包括第二控制信号(not_sync)以及所述传输请求输入信号中的从模块使能信号(mod_en)、总线传输请求信号(p_treq_b)、总线传输忙信号(p_tbusy_b)、总线发给从模块的正常结束握手信号(p_ta_b)和总线发给从模块的非正常结束握手信号(p_tea_b)，请求控制处理电路产生的输出信号有锁存使能信号(save_request)和选通控制信号(slow_request)，锁存使能信号(save_request)分别连接一组寄存器(REGS)的使能端，一组寄存器(REGS)的数据输出端连接二选一选通器的另一输入端，选通控制信号(slow_request)连接二选一选通器的选通控制端，二选一选通器的输出端连接从属模块(SLAVE)；所述请求控制处理电路包括有效请求产生电路和控制信号产生电路，有效请求产生电路由第七至第九这三个二输入与门(AND7，AND8，AND9)、第二反相器(INV2)和一个二输入与非门(NAND)组成，总线发给从模块的正常结束握手信号(p_ta_b)和总线发给从模块的非正常结束握手信号(p_tea_b)连接第七与门(AND7)的两个输入端，第七与门(AND7)的输出端连接与非门(NAND)的一个输入端，总线传输忙信号(p_tbusy_b)连接与非门(NAND)的另一个输入端，与非门(NAND)的输出端连接第八与门(AND8)的一个输入端，总线传输请求信号(p_treq_b)经第二反相器(INV2)后连接第八与门(AND8)的另一个输入端，第八与门(AND8)的输出端连接第九与门(AND9)的一个输入端，从模块使能信号(mod_en)连接第九与门(AND9)的另一个输入端，第九与门(AND9)的输出端产生有效请求信号(valid_request)；控制信号产生电路包括一个二输入的第四与门(AND4)和一个上升沿触发的第六寄存器(REG6)，所述有效请求信号(valid_request)和第二控制信号(not_sync)连接第四与门(AND4)的两个输入端，第四与门(AND4)的输出端产生锁存使能信号(save_request)，同时第四与门(AND4)的输出端连接第六寄存器(REG6)的数据输入端，快速时钟信号(fast clock)连接第六寄存器(REG6)的时钟输入端，第六寄存器(REG6)的数据输出端产生选通控制信号(slow_request)；所述响应处理子模块处理从属模块(SLAVE)发送给CLB总线的响应信号，该响应信号为从模块发给总线的正常结束握手信号(slave_ta_b)和从模块发给总线的非正常结束握手信号(slave_tea_b)，响应处理子模块由第十、第十一这两个二输入与门(AND10、AND11)、一个上升沿触发的第七寄存器(REG7)和第四至第六这三个二输入或门(OR4、OR5、OR6)组成，从模块发给总线的正常结束握手信号(slave_ta_b)和从模块发给总线的非正常结束握手信号(slave_tea_b)连接第十与门(AND10)的两个输入端，第十与门(AND10)的输出端连接第七寄存器(REG7)的数据输入端，慢速时钟信号(slow clock)连接第七寄存器(REG7)的时钟输入端，第七寄存器(REG7)的数据输出端连接第四或门(OR4)的一个输入端，第二控制信号(not_sync)连接第四或门(OR4)的另一个输入端，第四或门(OR4)的输出端连接第十一与门(AND11)的一个输入端，第一控制信号(slow_sync_fr)连接第十一与门(AND11)的另一个输入端，第十一与门(AND11)的输出端分别连接第五或门(OR5)和第六或门(OR6)的一个输入端，从模块发给总线的正常结束握手信号(slave_ta_b)连接第五或门(OR5)的另一个输入端，从模块发给总线的非正常结束握手信号(slave_tea_b)连接第六或门(OR6)的另一个输入端，第五或门(OR5)和第六或门(OR6)的输出端连接CLB总线。