[发明专利]一种谐波抑制混频器

摘要

一种谐波抑制混频器，采用一组混频核心电路与时变负载级联，在本振及负载控制时序的作用下实现谐波抑制混频功能，该混频器主要包括主体混频级、时变负载级、时变负载控制时钟产生电路三部分：由混频级和时变负载级各自的时变特性函数相乘来实现传统三相谐波抑制混频器的三相混频功能，从而达到谐波抑制的作用。本发明相对于传统的谐波抑制混频器具有功耗低、谐波抑制比高、失配低、思路新颖、电路结构简单等特点。

主权项

一种谐波抑制混频器，其特征在于：采用一组混频核心电路与时变负载级联，在本振及负载控制时序的作用下实现谐波抑制混频功能，该混频器主要包括主体混频级、时变负载级、时变负载控制时钟产生电路三部分：主体混频级主要包括射频放大第一PMOS管(M1)，第二PMOS管(M2)，第三PMOS管(M3)、第四PMOS管(M4)、第五PMOS管(M5)、第六PMOS管(M6)和第一负载电阻(R1)、第二负载电阻(R2)；时变负载级主要包括第三电阻(R3)、第四电阻(R4)和相对应的第七NMOS开关管(M7)和第八NMOS开关管(M8)；其中，第三电阻(R3)、第四电阻(R4)的阻值为第一负载电阻(R1)、第二负载电阻R2的0.707倍；时变负载控制时钟产生电路以本振4倍频率信号作为输入信号，经一路反相二分频电路和一路四分频电路分别产生时变负载控制时钟信号和本振信号；主体混频级和时变负载级一起构成了谐波抑制混频器主体电路部分，其中第一PMOS管(M1)，第二PMOS管(M2)的栅极分别接射频输入信号的正负级，源极接电源(VDD)，第一PMOS管(M1)的漏极接第三PMOS管(M3)、第四PMOS管(M4)的源极；第二PMOS管(M2)的漏极接第五PMOS管(M5)、第六PMOS管(M6)的源极。第三PMOS管(M3)、第六PMOS管(M6)的栅极接本振信号正极(L0+)，第四PMOS管(M4)、第五PMOS管(M5)的栅极接本振信号负极(L0-)；第一负载电阻(R1)一端接地，另一端接第三电阻(R3)、第五PMOS管(M5)的漏极；第二负载电阻(R2)一端接地，另一端接第四PMOS管(M4)、第六PMOS管(M6)的漏极；第七NMOS开关管(M7)和第八NMOS开关管(M8)的源端接地，栅极接时变负载控制时钟(T1)；第三电阻(R3)的一端接第七NMOS开关管(M7)的漏极，另一端接第五PMOS管(M5)、第三PMOS管(M3)的漏极；第四电阻(R4)的一段接第八NMOS开关管(M8)的漏极，另一端接第四PMOS管(M4)、第六PMOS管(M6)的漏极；第三PMOS管(M3)、第五PMOS管(M5)的漏极为混频器输出端正极，第四PMOS管(M4)、第六PMOS管(M6)的漏极为混频器输出端负极。