[发明专利]高速高抖动容限的随机数据线性鉴相器电路

摘要

本发明公开了一种高速高抖动容限的随机数据线性鉴相器电路。传统随机数据线性鉴相器电路由两个触发器和两个异或门组成，两个异或门分别表征输出时钟与输入数据相位差的error信号和表征输入数据跳变密度的ref信号。由于触发器存在延时，使得在时钟上升沿对齐输入数据位的正中间时，error信号脉宽与ref信号不相等且不同步。本发明在传统线性鉴相器结路的基础上增加了一个延时匹配单元和一个锁存器，并将其中一个D触发器拆分为两个级联的锁存器，解决了error信号脉宽与ref信号不相等和不同步的问题，可以有效增大输入数据抖动容限，降低输出信号的抖动，可以适用于吉赫兹以上速率的高速系统。

主权项

1、一种高速高抖动容限的随机数据线性鉴相器电路，其特征在于：它包括一个D触发器单元(M1)，三个锁存器单元(L1)、(L2)、(L3)，一个延迟匹配单元(M1)和两个异或门单元(X1、X2)；所述高速高抖动容限的随机数据线性鉴相器电路采用D触发器单元(M1)作为输入级，D触发器单元(M1)的输入为任意数据和时钟信号，采用时钟上升沿触发，输出连接到第一锁存器单元(L1)和第二异或门单元(X2)的(A)端，第一锁存器单元(L1)在时钟信号的低电平对输入数据透明，高电平保持，输出连接到第二锁存器单元(L2)和第一异或门单元(X1)的(B)端，第二锁存器单元(L2)在时钟信号的高电平对输入数据透明，低电平保持，输出连接到第一异或门单元(X1)的(A)端，延迟匹配单元(M1)输入为任意数据信号，输出连接到第二异或门(X2)的(B)端，第三锁存器单元(L3)与第二锁存器单元(L2)完全相同，在时钟信号的高电平对输入数据透明，低电平保持，输出为重定时数据，第一异或门单元(X1)输出为表征数据跳变密度的参考信号(ref)，第二异或门单元(X2)输出为时钟与输入数据之间的相位差。