[发明专利]商用现场可编程器件用于辐照环境下三模冗余抗辐照方法

摘要

本发明一种基于查找表结构商用现场可编程器件用于辐照环境下三模冗余抗辐照方法及其通用算法，为缓解商用FPGA芯片在辐照环境下因太空中辐照能量粒子造成编程点单粒子翻转问题。该方法根据用户电路逻辑类型进行分类，第一类为输入逻辑、第二类为非反馈逻辑、第三类为反馈逻辑、第四类为输出逻辑。本发明针对四种类型逻辑分别提出不同的三模冗余抗辐照处理方法。该方法是处理各种用户电路映射到商用FPGA的一种普适性方法。既有广泛代表性，又具有通用性，同时也兼备实用性。

主权项

1、一种商用现场可编程器件FPGA用于辐照环境下三模冗余抗辐照方法，其特征在于：用户设计电路映射到商用FPGA芯片上分类成四种逻辑，分别为：输入逻辑、非反馈逻辑、反馈逻辑和输出逻辑；针对该四种不同逻辑分类，分别进行不同的三模冗余抗辐照处理；A、所述的输入或非反馈逻辑类型的三模冗余抗辐照处理方法如下：(1)对所有输入端A、B和CLK进行三模冗余复制，分别工作在三个不同工作域TR0，TR1和TR2；工作域TR0对应输入端口则为A_TR0、B_TR0和CLK_TR0；工作域TR1对应输入端口则为A_TR1、B_TR1和CLK_TR1；工作域TR2对应输入端口则为A_TR2、B_TR2和CLK_TR2；(2)对所有非反馈的逻辑单元进行三模冗余复制，分别工作在三个不同工作域TR0，TR1和TR2；工作域TR0对应非反馈的逻辑则为101_TR0；工作域TR1对应非反馈的逻辑则为101_TR1；工作域TR2对应非反馈的逻辑则为101_TR2；(3)对所有相关线网进行三模冗余复制但并不插入大数表决器，致使每个三模冗余的设计工作域独立运作；B、所述的反馈逻辑类型的三模冗余抗辐照处理方法如下：1)对所有反馈逻辑的组合逻辑(102)和时序单元(103)进行三模冗余复制，分别工作在三个不同工作域TR0，TR1和TR2；工作域TR0对应组合逻辑和时序单元则为102_TR0和103_TR0；工作域TR1对应组合逻辑和时序单元则为102_TR1和103_TR1；工作域TR2对应组合逻辑和时序单元则为102_TR2和103_TR2；2)对所有相关线网进行三模冗余复制，致使每个三模冗余的设计工作域独立运作；除了对所有反馈的逻辑单元和线网进行三模冗余复制，还需在每个工作域一致的位置创建大数表决器并插入；大数表决器插入点在原设计反馈逻辑的时序单元(103)输出端Q对应的位置之后。3)工作域TR0的大数表决器104_TR0插在103_TR0输出端Q之后，大数表决器104_TR0输入端TR0与103_TR0输出端Q相连接，大数表决器104_TR0输出端V反馈到同一工作域TR0，并与102_TR0的输入端I0相连；大数表决器104_TR0的另外两个输入端TR1和TR2分别与其他两个作用域TR1和TR2的103_TR1的输出端Q和103_TR2的输出端Q相连；4)工作域TR1的大数表决器104_TR1插在103_TR1输出端Q之后，大数表决器104_TR1输入端TR1与103_TR1输出端Q相连接，大数表决器104_TR1输出端V反馈到同一工作域TR1，并与102_TR1的输入端I0相连；大数表决器104_TR1的另外两个输入端TR0和TR2分别与其他两个作用域TR0和TR2的103_TR0的输出端Q和103_TR2的输出端Q相连；5)工作域TR2的大数表决器104_TR2插在103_TR2输出端Q之后，大数表决器104_TR2输入端TR2与103_TR2输出端Q相连接，大数表决器104_TR2输出端V反馈到同一工作域TR2，并与102_TR2的输入端I0相连；大数表决器104_TR2的另外两个输入端TR0和TR1分别与其他两个作用域TR0和TR1的103_TR0的输出端Q和103_TR1的输出端Q相连；C、所述的输出逻辑的三模冗余抗辐照处理方法如下：①对所有输出端X进行三模冗余复制，分别工作在三个不同工作域TR0，TR1和TR2；工作域TR0对应输出端口则为X_TR0；工作域TR1对应输出端口则为X_TR1；工作域TR2对应输出端口则为X_TR2；②工作域TR0输出端X_TR0不直接与104_TR0输出端V相连，而是与三态缓冲器106_TR0的输出端O相连；三态缓冲器106_TR0由小数表决器105_TR0控制；前一级的大数表决器104_TR0输出端V与三态缓冲器106_TR0的输入端I相连，同时也和小数表决器105_TR0的输入端I_TR0相连；小数表决器105_TR0的输出端O作为三态缓冲器106_TR0的控制端T的输入信号，控制104_TR0的输出；小数表决器105_TR0的另外两个输入端I_TR1和I_TR2分别与其他两个作用域TR1和TR2的104_TR1的输出端V和104_TR2的输出端V相连；③工作域TR1输出端X_TR1不直接与104_TR1输出端V相连，而是与三态缓冲器106_TR1的输出端O相连；三态缓冲器106_TR1由小数表决器105_TR1控制；前一级的大数表决器104_TR1输出端V与三态缓冲器106_TR1的输入端I相连，同时也和小数表决器105_TR1的输入端I_TR2相连；小数表决器105_TR1的输出端O作为三态缓冲器106_TR1的控制端T的输入信号，控制104_TR1的输出；小数表决器105_TR1的另外两个输入端I_TR0和I_TR1分别与其他两个作用域TR0和TR2的104_TR0的输出端V和104_TR2的输出端V相连；④工作域TR2输出端X_TR2不直接与104_TR2输出端V相连，而是与三态缓冲器106_TR2的输出端O相连；三态缓冲器106_TR2由小数表决器105_TR2控制；前一级的大数表决器104_TR2输出端V与三态缓冲器106_TR2的输入端I相连，同时也和小数表决器105_TR2的输入端I_TR2相连；小数表决器105_TR2的输出端O作为三态缓冲器106_TR2的控制端T的输入信号，控制104_TR2的输出；小数表决器105_TR2的另外两个输入端I_TR0和I_TR1分别与其他两个作用域TR0和TR1的104_TR0的输出端V和104_TR1的输出端V相连。