[发明专利]失调自修正的高速数据比较锁存器有效
| 申请号： | 200910059569.4 | 申请日： | 2009-06-11 |
| 公开（公告）号： | CN101645707A | 公开（公告）日： | 2010-02-10 |
| 发明（设计）人： | 武国胜;李斌 | 申请（专利权）人： | 和芯微电子（四川）有限公司 |
| 主分类号： | H03K19/003 | 分类号： | H03K19/003;H03K19/0175 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 610041四川省*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明公开了失调自修正的高速数据比较锁存器，包括输入对管P、输入对管N、比较锁存模块、输入控制模块、输出控制模块和失调逻辑控制模块，输入控制模块产生两个信号分别控制输入对管P和输入对管N，然后输入对管P和输入对管N分别输出连接至比较锁存模块，比较锁存模块的锁存输出同时连接至输出控制模块和失调逻辑控制模块，输出控制模块输出至采样器，失调逻辑控制模块根据复位信号RESET和比较锁存模块输的锁存输出信号产生两个分别调节输入对管P与输入对管N的对管个数的调节信号，通过调节两个输入对管的对管个数实现失调自修正；本发明通过反馈机制自动修调差分输入对管的个数，以达到修调差分对管工作点和阈值电压，消除工艺偏差，使接收器中高速数据比较锁存器差分输入对管精确匹配。 | ||
| 搜索关键词： | 失调 修正 高速 数据 比较 锁存器 | ||
【主权项】：
1、失调自修正的高速数据比较锁存器，其特征在于：包括输入对管P、输入对管N、比较锁存模块、输入控制模块、输出控制模块和失调逻辑控制模块，输入控制模块产生两个信号分别控制输入对管P和输入对管N，然后输入对管P和输入对管N分别输出连接至比较锁存模块，比较锁存模块的锁存输出同时连接至输出控制模块和失调逻辑控制模块，输出控制模块输出至采样器，失调逻辑控制模块根据复位信号RESET和比较锁存模块输的锁存输出信号产生两个分别调节输入对管P与输入对管N的对管个数的调节信号，通过调节两个输入对管的对管个数实现失调自修正。
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