[发明专利]一种现场可编程门阵列器件中使用的互连线测试电路

摘要

本发明涉及一种现场可编程门阵列器件中使用的互连线测试电路，包括：偶数个向量生成和响应分析器，所述偶数个向量生成和响应分析器中的各个所述向量生成和响应分析器包括一个n输入n输出的逻辑组合电路和一组n位寄存器，其中，n取自然数；且每两个向量生成和响应分析器由方向相反、位宽为n的互连线连接并组成内建自测试电路，本发明的内建自测试电路在寄存器数量不变时，能够实现位宽更大的两组反方向互连线的同时测试，并能够缩短FPGA器件的测试时间，且降低FPGA器件的测试成本。

主权项

1、一种现场可编程门阵列器件中使用的互连线测试电路，其特征在于，包括：偶数个向量生成和响应分析器，所述偶数个向量生成和响应分析器中的各个向量生成和响应分析器包括一个n输入n输出的逻辑组合电路和一组n位寄存器，其中，n取自然数；每两个向量生成和响应分析器由方向相反、位宽为n的互连线连接组成内建自测试电路，所述内建自测试电路为：第一向量生成和响应分析器的逻辑组合电路C₁的输入端连接第二向量生成和响应分析器的互连线B₂的输出端，第一向量生成和响应分析器的逻辑组合电路C₁的输出端连接第一向量生成和响应分析器的寄存器R₁的输入端，第一向量生成和响应分析器的寄存器R₁的输出端连接第一向量生成和响应分析器的互连线B₁的的输入端，第一向量生成和响应分析器的互连线B₁的输出端连接第二向量生成和响应分析器的逻辑组合电路C₂的输入端，第二向量生成和响应分析器的逻辑组合电路C₂的输出端连接第二向量生成和响应分析器的寄存器R₂的输入端，第二向量生成和响应分析器的寄存器R₂的输出端连接第二向量生成和响应分析器的互连线B₂的输入端；其中，所述寄存器R₁[t]的复位值全为0，R₂[t]的复位值全为1，且所述逻辑组合电路C₁、C₂满足以下的逻辑关系：对于逻辑组合电路C₁、C₂分别输出的第0位逻辑值为：逻辑组合电路C₁、C₂分别输出的第0位逻辑值是各自通过z个逻辑组合电路C₁、C₂的输入逻辑值异或得到，所述z为n位寄存器设定的特征多项式为1+xm1+xm2+...+xmk]]>的值，C1o[0]=C1i[m1-1]⊕C1i[m2-1]⊕...⊕C1i[mk-1]]]>C2o[0]=C2i[m1-1]⊕C2i[m2-1]⊕...⊕C2i[mk-1]]]>对于逻辑组合电路C₁输出的第1到n-1位逻辑值：逻辑组合电路C₁输出的第t位逻辑值是对应的逻辑组合电路C₁前一位的输入逻辑值，C₁^o[t]＝C₁ⁱ[t-1]，1≤t≤n-1；对于逻辑组合电路C₂输出的第1到n-1位逻辑值：若C₂ⁱ[t]为全0或者C₂ⁱ[t]为全1时，则逻辑组合电路C₂输出的第t位等于对应的逻辑组合电路C₁前一位的输入逻辑值的逻辑反：C₂^o[t]＝～C₂ⁱ[t-1]，1≤t≤n-1，其中，＝～表示逻辑反；否则，则逻辑组合电路C₂输出的第t位等于对应的逻辑组合电路C₁前一位的输入逻辑值：C₂^o[t]＝C₂ⁱ[t-1]，1≤t≤n-1；m_k为所述特征多项式中的指数，k为自然数，1≤k≤n-1，其中，上述的上标o表示所述逻辑组合电路C₁、C₂的输出端，上标i表示所述逻辑组合电路C₁、C₂的输入端，表示逻辑异或。