[发明专利]采样保持电路中抑制衬底偏置效应的高频开关电路

摘要

本发明公开了一种采样保持电路中抑制衬底偏置效应的高频开关电路，包括由两个NMOS晶体管，两个PMOS晶体管组成的第一抑制衬底偏置高频开关单元；两个NMOS晶体管，两个PMOS晶体管组成的第二抑制衬底偏置高频开关单元；一个NMOS晶体管和一个PMOS晶体管组成的传输门开关。本发明高频开关电路由于开关寄生电容引入的馈通信号可以旁路到地，使得开关关闭后输入端的变化不会影响到输出端，从而实现了高精度的保持功能。采用了抑制衬底偏置效应的开关设计，由于衬底与源极电位不相等而导致的阈值电压变化得到了抑制，使得了开关电路的等效电阻线性度更好，提高了电路的信噪失真比。

主权项

一种采样保持电路中抑制衬底偏置效应的高频开关电路，由第一抑制衬底偏置高频开关单元(5)、第二抑制衬底偏置高频开关单元(6)和传输门开关(7)构成；所述的第一抑制衬底偏置高频开关单元(5)包括：NMOS型的第一晶体管(M1)，其漏极接输入信号端(Input)；NMOS型的第三晶体管(M3)，其漏极接输入信号端(Input)；PMOS型的第四晶体管(M4)，其漏极接第三晶体管(M3)的源极，第四晶体管(M4)的源极接电源(VDD)；PMOS型的第九晶体管(M9)，其源极接输入信号端(Input)；第九晶体管(M9)的漏极接第一晶体管(M1)的源极，第九晶体管(M9)的衬底极接入第三晶体管(M3)的源极；第一晶体管(M1)、第三晶体管(M3)和第四晶体管(M4)的栅极均接第一时钟信号(Phi1)，第九晶体管(M9)的栅极接第二时钟信号(Phi2)；所述的第二抑制衬底偏置高频开关单元(6)包括：NMOS型的第二晶体管(M2)，其漏极接第一晶体管(M1)的源极，第二晶体管(M2)的源极接输出信号端(Output)NMOS型的第五晶体管(M5)，其漏极接第一晶体管(M1)的源极；PMOS型的第六晶体管(M6)，其漏极接第五晶体管(M5)的源极，第六晶体管(M6)的源极接电源(VDD)PMOS型的第十晶体管(M10)，其源极接第一晶体管(M1)的源极，第十晶体管(M10)的漏极接第二晶体管(M2)的源极，第十晶体管(M10)的衬底极接入第五晶体管(M5)的源极；第二晶体管(M2)、第五晶体管(M5)和第六晶体管(M6)的栅极均接第一时钟信号(Phi1)，第十晶体管(M10)的栅极接第二时钟信号(Phi2)；所述的传输门开关(7)包括：NMOS型的第七晶体管(M7)，其漏极接第一晶体管(M1)的源极，第七晶体管(M7)的源极接地，第七晶体管(M7)的栅极接第二时钟信号(Phi2)；PMOS型的第八晶体管(M8)，其源极接第一晶体管(M1)的源极，第八晶体管(M8)的漏极接地，第八晶体管(M8)的栅极接第一时钟信号(Phi1)。