[发明专利]用于亚阈值存储单元阵列的位线漏电流补偿电路

摘要

一种用于亚阈值存储单元阵列的位线漏电流补偿电路，设置第一、第二两补偿晶体管的源端均连接电源电压，栅端与各自的体端连接并分别与第一、第二屏蔽传输门的输入端连接作为位线端及位线的非端，第一、第二两补偿晶体管的漏端分别连接第一、第二屏蔽传输门的输出端并分别同时连接第一、第二逻辑存储电容后接地；第一、第二屏蔽传输门中各自PMOS管的体端与栅端相连，分别作为各自屏蔽传输门的控制端，第一、第二屏蔽传输门中各自NMOS管的体端与栅端相连，分别作为各自屏蔽传输门的互补控制端，第一、第二屏蔽传输门中各自的PMOS管的源端与NMOS管的漏端相连至各自的输入端，PMOS管的漏端与NMOS管的源端相连至各自的输出端，第一、第二预充平衡晶体管的源端均连接电源电压，漏端分别与位线及位线的非端连接；第三预充平衡晶体管的源漏端分别接位线和位线的非端；第一、第二、第三3个预充平衡晶体管的栅端连接在一起并连接到预充平衡信号。

主权项

一种用于亚阈值存储单元阵列的位线漏电流补偿电路，其特征在于：设置两个PMOS管分别作为第一补偿晶体管及第二补偿晶体管；设置三个PMOS管分别作为第一预充平衡晶体管、第二预充平衡晶体管及第三预充平衡晶体管；设置一个PMOS管和NMOS管构成第一屏蔽传输门，设置另一个PMOS管和NMOS管构成第二屏蔽传输门；设置两个电容分别作为第一逻辑存储电容、第二逻辑存储电容；其中：第一、第二两补偿晶体管的源端均连接电源电压，第一、第二两补偿晶体管的栅端与各自的体端连接并分别与第一、第二屏蔽传输门的输入端连接作为存储单元阵列的位线端及位线的非端，第一、第二两补偿晶体管的漏端分别连接第一、第二屏蔽传输门的输出端并分别同时连接第一、第二逻辑存储电容后接地；第一、第二屏蔽传输门中各自PMOS管的体端与栅端相连，分别作为第一、第二屏蔽传输门的控制端，用于各自补偿控制信号的输入；第一、第二屏蔽传输门中各自NMOS管的体端与栅端相连，分别作为第一、第二屏蔽传输门的互补控制端，用于各自补偿控制信号的非端输入；第一屏蔽传输门中的PMOS管的源端与NMOS管的漏端相连至该屏蔽传输门的输入端，第一屏蔽传输门中的PMOS管的漏端与NMOS管的源端相连至该屏蔽传输门的输出端；同理，第二屏蔽传输门中的PMOS管的源端与NMOS管的漏端相连至该屏蔽传输门的输入端，第二屏蔽传输门中的PMOS管的漏端与NMOS管的源端相连至该屏蔽传输门的输出端；第一、第二预充平衡晶体管的源端均连接电源电压，第一、第二预充平衡晶体管的漏端分别与位线及位线的非端连接；第三预充平衡晶体管的源漏端分别接位线和位线的非端；第一、第二、第三3个预充平衡晶体管的栅端连接在一起并连接到预充平衡信号。