[发明专利]并行SCRAMBLE算法 Verilog HDL代码自动生成器及方法无效
| 申请号： | 200910219355.9 | 申请日： | 2009-12-07 |
| 公开（公告）号： | CN101814025A | 公开（公告）日： | 2010-08-25 |
| 发明（设计）人： | 刘升;党君礼 | 申请（专利权）人： | 西安奇维测控科技有限公司 |
| 主分类号： | G06F9/44 | 分类号： | G06F9/44 |
| 代理公司： | 西安智邦专利商标代理有限公司 61211 | 代理人： | 康凯 |
| 地址： | 710077 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | 一种并行SCRAMBLE算法Verilog HDL代码自动生成器及方法，其生成器包括基于modelsim仿真平台上系数产生电路和代码产生模块，系数产生电路运行产生的系数文件C.txt，代码产生模块VG.v再运行，并自动调用用CG.v生成的系数文件C.txt产生并行算法的表达式F.txt，这些表达式可以直接复制后，贴入verilog代码便可直接使用；其方法包括1)提取设计参数N，M，A，INT，得到系数产生电路的一般表达式；2)把设计参数N，M，A，INT按照系数产生电路设计步骤得到系数产生电路；3)运行CG.v得到系数文件C.txt；4)运行VG.v得到并行CRC电路Verilog代码F.txt。本发明使并行SCRAMBLE算法Verilog HDL代码生成简单化。 | ||
| 搜索关键词： | 并行 scramble 算法 verilog hdl 代码 自动 生成器 方法 | ||
【主权项】：
一种并行SCRAMBLE算法Verilog HDL代码自动生成器，其特征在于：包括基于modelsim仿真平台上系数产生电路，所述系数产生电路在modelsim仿真平台上运行产生的系数文件C.txt，所述代码产生模块在modelsim仿真平台上再运行，并自动调用CG.v产生的系数文件C.txt产生并行算法的表达式F.txt，这些表达式可以直接复制后，贴入verilog代码便可直接使用。
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