[发明专利]基于过采样的时钟数据恢复和串并转换电路

摘要

一种用于高速串行收发器接收端的基于过采样的时钟数据恢复和串并转换电路，包括锁相环模块、数据空间过采样模块、边沿检测与数据恢复模块、判决模块、时钟恢复模块、时钟分频模块和SerDes模块。数据空间过采样模块利用锁相环模块输出的16相等间隔时钟对连续3个字节的24位数据进行采样，存放在16组、每组24个寄存器中。相邻两组寄存器的相应位进行异或以完成边沿检测，检测结果分组相加，那么距离数值最大的一组数据对应的采样时钟最远的时钟可作为恢复时钟，由该时钟采样的数据可作为恢复数据，将该时钟8分频后对恢复数据分字节同步，即完成时钟数据恢复和串并转换。本发明结构清晰、性能较高，工作可靠。

主权项

一种用于高速串行收发器接收端的基于过采样的时钟数据恢复和串并转换电路，包括一个锁相环模块(U0)、一个数据空间过采样模块(U1)、一个边沿检测与数据恢复模块(U2)、一个判决模块(U3)、一个时钟恢复模块(U4)、一个时钟分频模块(U5)和一个SerDes模块(U6)；其特征在于：数据空间过采样模块(U1)利用锁相环模块(U0)输出的16相等间隔的、与输入数据同频的时钟cki，i＝1，2，…，16对串行输入的连续3个字节的24位数据进行采样，得到16×24个数据cki_bj，i＝1，2，…，16，j＝1，2，…，24，存放在16组、每组24个寄存器中；边沿检测与数据恢复模块(U2)将采样数据按照相邻两组寄存器的相应位进行异或以完成边沿检测，其中第一组数据ck1_bj，j＝1，2，…，24要与上一次采样数据的最后一组的相应位进行异或运算，最后一组数据ck16_bj，j＝1，2，…，24需要保留至下一轮采样并在下一轮运算中表示为ck0_bj，j＝1，2，…，24；异或运算的结果有16×24个，表示为cki_i+1_dj，i＝0，1，2，…，15，j＝1，2，…，24；判决模块(U3)将从边沿检测与数据恢复模块(U2)送入的16×24个异或结果分组相加，得到结果表示为cntk，k＝1，2，…，16；对16个加法运算结果cntk，k＝1，2，…，16进行比较，选出数值最大的一个cntk对应的k值送入时钟恢复模块(U4)；时钟恢复模块(U4)按照(k+8)％16＝m的原则从输入的16相等间隔的时钟cki，i＝1，2，…，16中选择出ckm，此即为最佳采样时钟，可作为恢复时钟；恢复时钟ckm被送入时钟分频模块(U5)和边沿检测与数据恢复模块(U2)；边沿检测与数据恢复模块(U2)将由ckm采样的数据ckm_bj，m＝1，2，…，16，j＝1，2，…，24作为恢复数据送入串并转换SerDes模块(U6)；时钟分频模块(U5)将时钟ckm进行8分频，并由该分频后时钟在串并转换SerDes模块(U6)中对恢复数据ckm_bj，m＝1，2，…，16，j＝1，2，…，24分字节进行同步得到3个字节的数据ckm_b[1:8]、ckm_b[9:16]、ckm_b[17:24]，并依次送出，均表示为ckm_b[1:8]，此即为并行恢复数据。