[发明专利]一种基于DDS的数字调制信号发生器无效
申请号: | 200910265030.4 | 申请日: | 2009-12-30 |
公开(公告)号: | CN101776935A | 公开(公告)日: | 2010-07-14 |
发明(设计)人: | 刘科;田书林;肖寅东;黄建国;王厚军 | 申请(专利权)人: | 电子科技大学 |
主分类号: | G06F1/03 | 分类号: | G06F1/03;H03C3/09 |
代理公司: | 北京市路盛律师事务所 11326 | 代理人: | 温利平 |
地址: | 611731四川省*** | 国省代码: | 四川;51 |
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摘要: | 本发明公开了一种基于DDS的数字调制信号发生器,调制源选择开关选择调制波形数据输出到频率调制运算电路中,与频率步进因子Kstep相乘,然后与起始频率控制字Kstart相加后作为高速DDS的频率控制字KH;高速DDS在取样时钟clkH的控制下产生,频率控制字KH在高速相位累加器进行累加,其高MH位输出到高速波形RAM中,作为高速波形RAM的数据地址,输出调频波形数据,经过D/A转换和低通滤波器以后输出相应调频波形的数字调制信号。只要改变低速频率控制字KL就可以调节调制信号的频率,改变低速波形RAM的存储波形的数据,就可以改变调制波形;调节起始频率控制字Kstart以及步进频率控制字Kstep可以改变载波的频率和调制深度,由于这些控制字都是数字信号,因此,高精度、快切换速度。 | ||
搜索关键词: | 一种 基于 dds 数字 调制 信号发生器 | ||
【主权项】:
1.一种基于DDS的数字调制信号发生器,其特征在于,包括:一由高速相位累加器、高速波形RAM、D/A转换器以及低通滤波器组成的高速DDS,高速波形RAM中存放相应的载波波形数据;一由低速相位累加器和低速波形RAM构成的低速DDS,低速波形RAM中存放相应的调制波形数据;在低速取样时钟信号clkL的控制下,低速频率控制字KL在低速相位累加器进行累加,其高ML位输出到低速波形RAM中,作为低速波形RAM的数据地址;低速波形RAM依据数据地址,在低速取样时钟信号clkL的控制下,产生内部数字调制波形数据;一A/D转换器,用于将外部模拟信号的调制波形转换为外部数字调制波形数据;一调制源选择开关和一个频率调制运算电路;调制源选择开关选择内部数字调制波形数据或外部数字调制波形数据作为调制波形数据,调制波形数据输出到频率调制运算电路中,与频率步进因子Kstep相乘,相乘的结果与起始频率控制字Kstart相加后作为调频波形的频率控制字Kfm,将调频波形的频率控制字Kfm作为高速DDS的频率控制字KH,在取样时钟clkH的控制下,频率控制字KH在高速相位累加器中进行累加,其高MH位输出到高速波形RAM中,作为高速波形RAM的数据地址,高速波形RAM依据数据地址,在高速取样时钟信号clkH的控制下,输出调频波形数据,经过D/A转换器和低通滤波器以后输出相应调频波形的数字调制信号;低速频率控制字KL,起始频率控制字Kstart,步进频率控制字Kstep的计算方法如下:K L = f L × 2 N L f clk L - - - ( 1 ) ]]>K start = f o - Δ f offset f clk H × 2 N H - - - ( 2 ) ]]>K step = 2 × Δ f offset × 2 N L f clk H × ( 2 M L - 1 ) - - - ( 3 ) ]]> 其中,为高速DDS时钟频率,为低速DDS时钟频率,fo为载波频率,Δfoffset为最大频偏,fL为调制信号频率,NH为高速DDS累加器位数,NL为低速DDS累加器的位数,ML为低速波形RAM的地址线位数。
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