[实用新型]一种视频拼接器无效
| 申请号： | 200920222349.4 | 申请日： | 2009-09-03 |
| 公开（公告）号： | CN201523431U | 公开（公告）日： | 2010-07-07 |
| 发明（设计）人： | 孙守军;倪飞 | 申请（专利权）人： | 中国电子科技集团公司第四十一研究所 |
| 主分类号： | H04N7/24 | 分类号： | H04N7/24 |
| 代理公司： | 北京君伍时代知识产权代理事务所(普通合伙) 11346 | 代理人： | 朱登河 |
| 地址： | 233000 *** | 国省代码： | 安徽;34 |
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| 摘要： | 本实用新型公开一种视频拼接器。所述视频拼接器包括：多组帧缓存FIFO，每组帧缓存FIFO适于与一个提供数字化图像信息及其行场同步控制信号的相应视频信号源相连接以接收数字化图像信息，且每组帧缓存FIFO包括两个帧缓存FIFO，每个帧缓存FIFO包括用于输出经其缓存的数字化图像信息的图像信息输出端口和用于接收控制信号的控制端；以及FPGA数据处理模块，所述FPGA数据处理模块适于与各所述视频信号源相连接而接收所述行场同步控制信号，所述模块进一步与所述各帧缓存FIFO的控制端相连接，其中FPGA数据处理模块设置成：基于行场同步控制信号而控制所述各帧缓存FIFO从相连的相应视频信号源接收数字化图像信息和/或输出其缓存的数字化图像信息。从而，以一种简单的方式实现了视频的拼接。 | ||
| 搜索关键词： | 一种 视频 拼接 | ||
【主权项】：
一种视频拼接器，其特征在于，包括：多组帧缓存FIFO，每组帧缓存FIFO适于与一个提供数字化图像信息及其行场同步控制信号的相应视频信号源相连接以接收所述数字化图像信息，且每组帧缓存FIFO包括两个帧缓存FIFO，每个所述帧缓存FIFO包括用于输出经其缓存的数字化图像信息的图像信息输出端口和用于接收控制信号的控制端；以及FPGA数据处理模块，所述FPGA数据处理模块适于与各所述视频信号源相连接而接收所述行场同步控制信号，所述FPGA数据处理模块进一步与所述各帧缓存FIFO的控制端相连接并适于接收经各帧缓存FIFO缓存的数字化图像信息，其中所述FPGA数据处理模块设置成：基于所述行场同步控制信号而控制所述各帧缓存FIFO从相连的相应视频信号源接收数字化图像信息和/或输出其缓存的数字化图像信息。
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