[发明专利]快速傅立叶变换/反快速傅立叶变换运算核

摘要

本发明涉及可把FFT以及IFFT运算处理过程所需的存储器容量最小化的FFT/IFFT运算核。所述FFT/IFFT运算核具有输入缓冲器、第1多路器、运算模块、以及控制模块。所述输入缓冲器存储并输出第1FFT输入序列。所述第1多路器接通第1以及第3FFT输入序列的其中一个。所述控制模块生成对以DIT方式处理或是以DIF方式处理所输入的序列进行决定的信号处理方式指示信号，以及让输入的序列以不处理的状态原本地通过的分路指示信号。所述运算模块具有串联的若干个运算阶段，应答于所述信号处理方式指示信号以及所述分路指示信号，变换第1FFT输入序列以及第3FFT输入序列、分别生成第1FFT输出序列以及第3FFT输出序列、变换第2IFFT输入序列、生成第2IFFT输出序列。

主权项

一种快速傅立叶变换/反快速傅立叶变换运算核，其特征在于，包括：一第1多路器，对一第1快速傅立叶变换输入序列以及一第3快速傅立叶变换输入序列的其中一个进行接通；一输入缓冲器，存储并输出所述第1快速傅立叶变换输入序列；一运算模块，具有若干个运算阶段，所述运算模块应答于一信号处理方式指示信号以及一分路指示信号、变换所述第1快速傅立叶变换输入序列以及所述第3快速傅立叶变换输入序列、分别生成一第1快速傅立叶变换输出序列以及一第3快速傅立叶变换输出序列、变换一第2反快速傅立叶变换输入序列、以及生成一第2反快速傅立叶变换输出序列；以及一控制模块，生成所述信号处理方式指示信号以及所述分路指示信号，其中所述信号处理方式指示信号指定输入于所述运算模块的序列是以时间抽取的方式或是以频率抽取的方式处理，所述分路指示信号指示让输入于所述运算模块的序列以不处理的状态原本地通过。