[发明专利]处置并发的多个信道的架构有效

专利信息
申请号: 200980110892.8 申请日: 2009-03-28
公开(公告)号: CN101981848A 公开(公告)日: 2011-02-23
发明(设计)人: 拉古·N·沙拉;海曼什·桑帕什;阿里·罗斯坦皮舍 申请(专利权)人: 高通股份有限公司
主分类号: H04L1/00 分类号: H04L1/00
代理公司: 北京律盟知识产权代理有限责任公司 11287 代理人: 宋献涛
地址: 美国加利*** 国省代码: 美国;US
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摘要: 发明描述一种用于移动通信系统中的所接收信道的增强的下行链路处理的设备和方法,其含有:缓冲器,其用于控制数据和业务数据;解映射器引擎,其具有用于解映射所述控制和业务数据的至少两个独立操作的解映射器;对数似然比(LLR)缓冲器,其用于支持可由所述解映射器引擎存取的存储器区段;解码器引擎,其含有若干解码器,所述解码器中的每一者对来自所述LLR缓冲器的选定存储器区段的数据进行操作;以及仲裁器,其提供对所述解映射器引擎、LLR缓冲器和解码器引擎中的至少一者的控制。所述解码器中的至少一者适合用于对控制数据进行解码且所述解码器中的另一者适合用于对业务数据进行解码。通过如此分割解码,可获得下行链路吞吐量的增加。
搜索关键词: 处置 并发 信道 架构
【主权项】:
一种用于移动通信系统中的所接收信道的增强的下行链路处理的设备,所述设备包含:缓冲器,其能够含有至少经解调的控制数据和经解调的业务数据;解映射器引擎,其含有能够对来自所述缓冲器的所述至少控制数据和业务数据进行独立操作的至少两个解映射器;对数似然比(LLR)缓冲器,其能够支持可由所述解映射器引擎存取的多个存储器区段;解码器引擎,其含有多个解码器,所述多个解码器中的每一者对来自所述LLR缓冲器的选定存储器区段的数据进行操作;以及仲裁器,其提供对所述解映射器引擎、LLR缓冲器和解码器引擎中的至少一者的控制,其中所述多个解码器中的至少一者适合用于对控制数据进行解码且所述多个解码器中的至少另一者适合用于对业务数据进行解码。
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