[发明专利]计数器电路以及保护电路有效
| 申请号： | 200980146838.9 | 申请日： | 2009-11-24 |
| 公开（公告）号： | CN102224678A | 公开（公告）日： | 2011-10-19 |
| 发明（设计）人： | 武田贵志 | 申请（专利权）人： | 三美电机株式会社 |
| 主分类号： | H03K23/58 | 分类号： | H03K23/58;H03K23/00 |
| 代理公司： | 隆天国际知识产权代理有限公司 72003 | 代理人： | 聂宁乐;向勇 |
| 地址： | 日本国*** | 国省代码： | 日本;JP |
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| 摘要： | 提供一种以简单的电路结构就可以对延迟时间进行切换的计数器电路。该计数器电路的特征在于，具有级联连接的复数个正反器，第一级正反器被供给作为输入信号的来自发振器的时钟，第一级之后的各级正反器被供给作为输入信号的上一级的Q输出，其中，所述复数个正反器的全部或部分被供给模式信号，当所述模式信号表示通常延迟模式时，所述复数个正反器各自将被供给的所述输入信号进行1/2的周期分割并作为Q输出进行输出，当所述模式信号表示延迟缩短模式时，被供给了所述模式信号的各级正反器使被供给的所述输入信号原样通过并作为Q输出进行输出。 | ||
| 搜索关键词： | 计数器 电路 以及 保护 | ||
【主权项】：
一种计数器电路，其特征在于，具有级联连接的复数个正反器，第一级正反器被供给作为输入信号的来自发振器的时钟，第一级之后的各级正反器被供给作为输入信号的上一级的Q输出，其中，所述复数个正反器的全部或部分被供给模式信号，当所述模式信号表示通常延迟模式时，所述复数个正反器各自将被供给的所述输入信号进行1/2的周期分割并作为Q输出进行输出，当所述模式信号表示延迟缩短模式时，被供给了所述模式信号的各级正反器使被供给的所述输入信号原样通过并作为Q输出进行输出。
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