[发明专利]半导体集成电路器件

摘要

本发明涉及具有多层布线和铜布线的半导体集成电路器件，降低缺陷挽救和调整的成本。利用第1层多晶硅作为浮置栅极的非易失性存储元件，存储用于挽救半导体中存储单元阵列缺陷的地址等。或者，在半导体集成电路器件的测试中对上述非易失性存储元件进行编程。形成非易失性存储元件，却不需要特别的工艺。就是，可用CMOS器件的形成工艺，形成非易失性存储元件。并且，在测试中进行编程，因而不需要用于编程的激光器等装置，能够缩短程编程上需要的时间，因而可以降低测试成本。

主权项

一种半导体集成电路器件，具有：用于存储冗余地址信息或调整信息的非易失性存储器，对存入上述非易失性存储器的上述冗余地址信息或上述调整信息进行译码的译码器，以及由上述译码器控制的开关电路，其中，上述非易失性存储器具有非易失性存储单元，上述非易失性存储单元的每一个都具有在半导体衬底的主表面中形成的第1导电类型的第1半导体区、在上述半导体衬底的上述主表面中形成的第2导电类型的第2半导体区、在上述第1半导体区内形成的第2导电类型的源区与漏区、通过上述第1半导体区和上述第2半导体区之间插入绝缘膜而形成的栅电极、以及浮置栅，并且能够通过对上述第2半导体区并对上述源区与漏区中的至少一个施加规定的电压来进行写和读；其中，根据复位信号把用于读出的规定电压施加于上述非易失性存储单元，从上述非易失性存储器读出的上述冗余地址信息或上述调整信息被存储于寄存器中，以及在上述半导体集成电路器件在存储上述冗余地址信息或调整信息之后电源接通的期间，在上述寄存器内保持从上述非易失性存储器中读出的上述冗余地址信息或上述调整信息，而且不向上述非易失性存储单元施加所述规定电压。