[发明专利]一种低功耗高质量占空比输出的时钟延迟锁相环设计方法无效
| 申请号： | 201010011347.8 | 申请日： | 2010-01-18 |
| 公开（公告）号： | CN101771410A | 公开（公告）日： | 2010-07-07 |
| 发明（设计）人： | 任奇伟;李宏志;段猛;江喜平;路晓军 | 申请（专利权）人： | 山东华芯半导体有限公司;西安华芯半导体有限公司 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 250014 山*** | 国省代码： | 山东;37 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明提供一种低功耗高质量占空比输出的时钟延迟锁相环设计方法，在高频电路中，对时钟质量要求非常高，会需要DLL对时钟进行精确的延迟控制，一般在设计DLL时，由于高质量的电路都会需要一对差分的互补时钟，因此DLL中会通常包括两路延迟线，但此功能只提供延迟校正而无时钟占空比校正。本发明方法的设计电路则采用单路时钟延迟线，并在DLL的输出端并入时钟占空比校正电路DCC，如此以来，与之互补的时钟则可以采用被校正过的时钟的180度相位时钟来产生，这样延迟和占空比可同时得到精确控制，而功耗几乎与双路时钟的DLL保持一样。 | ||
| 搜索关键词： | 一种 功耗 质量 输出 时钟 延迟 锁相环 设计 方法 | ||
【主权项】：
一种低功耗高质量占空比输出的时钟延迟锁相环设计方法，其特征在于，采用单路时钟延迟线，并在DLL的输出端并入时钟占空比校正电路DCC，与之互补的时钟则采用被校正过的时钟的180度相位时钟来产生，这样延迟和占空比可同时得到精确控制，而功耗几乎与双路时钟的DLL保持一样，具体步骤是：1)在时钟延迟锁相环内部由双路差分互补时钟改为单路时钟设计，其内部减少一条延迟线，相对降低整体功耗；2)在输出部分对此单路时钟做占空比校正，由校正后的高质量时钟产生其差分互补时钟。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于山东华芯半导体有限公司;西安华芯半导体有限公司，未经山东华芯半导体有限公司;西安华芯半导体有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201010011347.8/，转载请声明来源钻瓜专利网。
- 上一篇：交织方法、编码方法、交织器与编码器
- 下一篇：车用箱式逆变电源的吸热冷却法
