[发明专利]基于FPGA的通用矩阵浮点乘法器无效
| 申请号： | 201010139877.0 | 申请日： | 2010-04-07 |
| 公开（公告）号： | CN101794210A | 公开（公告）日： | 2010-08-04 |
| 发明（设计）人： | 杨楠;兰建;韩慧婷;王立禾;李德伟;席裕庚 | 申请（专利权）人： | 上海交通大学 |
| 主分类号： | G06F7/57 | 分类号： | G06F7/57 |
| 代理公司： | 上海交达专利事务所 31201 | 代理人： | 王锡麟;王桂忠 |
| 地址： | 200240 *** | 国省代码： | 上海;31 |
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| 摘要： | 一种计算机微处理器设计技术领域的基于FPGA的通用矩阵浮点乘法器，包括：若干并行的矩阵浮点乘法器，每个矩阵浮点乘法器包括：控制管理模块、运算模块和存储模块，其中：控制管理模块包括：数据地址控制子模块、结果有效控制子模块和累加器清零控制子模块；运算模块包括：乘法器、浮点-定点转换器、累加器和定点-浮点转换器；存储模块包括：乘数矩阵存储单元、被乘数矩阵存储单元、结果矩阵存储单元、总线数据接口和内部数据接口。本发明中每个矩阵浮点乘法器之间相互独立，可同时运算，互不影响，计算的时间大大减小，且计算的精度高达10-4，效率提高十倍以上，且装置简单，成本低。 | ||
| 搜索关键词： | 基于 fpga 通用 矩阵 浮点 乘法器 | ||
【主权项】：
一种基于FPGA的通用矩阵浮点乘法器，其特征在于，包括：若干并行的矩阵浮点乘法器，每个矩阵浮点乘法器包括：控制管理模块、运算模块和存储模块，其中：控制管理模块与运算模块相连传输累加器清零信号，控制管理模块与存储模块相连传输数据地址信号和结果有效信号，运算模块与存储模块相连传输待运算数据信号和运算结果信号。
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