[发明专利]基于主从架构的协处理器高效执行的装置有效
| 申请号： | 201010186152.7 | 申请日： | 2010-05-31 |
| 公开（公告）号： | CN101872336A | 公开（公告）日： | 2010-10-27 |
| 发明（设计）人： | 王荣华;孟建熠;严晓浪;葛海通 | 申请（专利权）人： | 浙江大学 |
| 主分类号： | G06F15/167 | 分类号： | G06F15/167;G06F9/38 |
| 代理公司： | 杭州天正专利事务所有限公司 33201 | 代理人： | 王兵;王利强 |
| 地址： | 310027 浙*** | 国省代码： | 浙江;33 |
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| 摘要： | 一种基于主从架构的协处理器高效执行的装置，包括主处理器和协处理器，协处理器指令在主处理器的重排序缓存单元中创建表项时，直接将其标记为已完成运行状态，此时，协处理器指令被发送至协处理器指令缓冲区，在协处理器指令缓冲区中临时等待，由协处理器指令缓冲区实时监控主处理器重排序缓存单元中的该协处理器指令是否在主处理器中进入提交状态，当且仅当协处理器指令被主处理器提交时，协处理器指令从协处理器指令缓冲区发射至协处理器执行单元；主处理器指令在重排序缓存中创建表项时标记为未完成运行状态，需等到对应指令在主处理器执行单元中完成运行后才将其标记为已完成状态。本发明减少流水线空洞、提升主处理和和协处理器性能。 | ||
| 搜索关键词： | 基于 主从 架构 处理器 高效 执行 装置 | ||
【主权项】：
一种基于主从架构的协处理器高效执行的装置，包括主处理器和协处理器，所述主处理器包括：流水线寄存器，用于储存译码后的主处理器指令和协处理器指令；主处理器执行单元，用以主动运行主处理器指令；重排序缓存单元，用于对主处理器指令和协处理器指令创建表项；所述协处理器包括：协处理器指令缓冲区，用于缓存协处理器指令；协处理器执行单元，用于接受协处理器指令缓冲区提供的协处理器指令，完成指令运行并返回结果；其特征在于：协处理器指令在所述重排序缓存单元中创建表项时，直接将其标记为已完成运行状态，此时，协处理器指令被发送至协处理器指令缓冲区，在协处理器指令缓冲区中临时等待，由协处理器指令缓冲区实时监控主处理器重排序缓存单元中的该协处理器指令是否在主处理器中进入提交状态，当且仅当协处理器指令被主处理器提交时，协处理器指令从协处理器指令缓冲区发射至协处理器执行单元；主处理器指令在重排序缓存中创建表项时标记为未完成运行状态，需等到对应指令在主处理器执行单元中完成运行后才将其标记为已完成状态。
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