[发明专利]制作半导体组件的方法

摘要

本发明公开了一种制作半导体组件的方法，于半导体基底中同时制作出沟渠式金属氧化物半导体晶体管组件以及嵌入式肖特基二极管组件。嵌入式肖特基二极管组件具有较低顺向偏压压降而可减少电力损耗。此外，嵌入式肖特基二极管组件仅需通过改变肖特基耐压掺杂区的掺杂浓度、宽度或外延层厚度，即可调整耐压能力。另外，嵌入式肖特基二极管组件亦可节省额外购置肖特基二极管组件的成本。

主权项

一种制作半导体组件的方法，其特征在于，包括：提供一半导体基底，并于所述半导体基底上定义出一栅极导线区、一沟渠式金属氧化物半导体晶体管组件区与一嵌入式肖特基二极管组件区，其中所述半导体基底具有一第一掺杂类型；于所述栅极导线区的所述半导体基底的一上表面形成一绝缘层；于所述沟渠式金属氧化物半导体晶体管组件区的所述半导体基底中形成至少一沟渠；于所述半导体基底的所述上表面与所述沟渠的内壁形成一介电薄膜；于所述绝缘层与所述介电薄膜上形成一掺杂半导体层，并使所述掺杂半导体层填入所述沟渠之内；去除部分所述掺杂半导体层，以于所述沟渠之内形成一栅极，以及于所述栅极导线区形成一栅极连接导线，其中所述栅极连接导线与所述栅极电性连接；对所述沟渠之外的所述嵌入式晶体管组件区的所述半导体基底进行掺杂，以形成至少一基体掺杂区，其中所述基体掺杂区具有一第二掺杂类型；于所述基体掺杂区上形成一掩模图案，部分覆盖所述基体掺杂区，并对所述掩模图案曝露出的所述基体掺杂区进行掺杂，以于所述基体掺杂区内形成二源极掺杂区，其中所述源极掺杂区具有所述第一掺杂类型；去除所述掩模图案；于所述半导体基底上形成一介电层，其中所述介电层具有至少一源极开口曝露出所述源极掺杂区之间的所述基体掺杂区；于所述沟渠式金属氧化物半导体晶体管组件区的所述源极掺杂区之间的所述基体掺杂区中形成一源极接触掺杂区，以及于所述嵌入式肖特基二极管组件区的所述半导体基底中形成至少一肖特基耐压掺杂区，其中所述源极接触掺杂区与所述肖特基耐压掺杂区具有所述第二掺杂类型；以及于所述栅极导线区上形成一栅极线，以及于所述沟渠式金属氧化物半导体晶体管组件区与所述嵌入式肖特基二极管组件区上形成一源极电极，其中所述栅极线与所述栅极导线区的所述栅极连接导线电性连接，所述源极电极与所述沟渠式金属氧化物半导体晶体管组件区的所述源极接触掺杂区以及所述嵌入式肖特基二极管组件区的所述半导体基底电性连接。