[发明专利]可缩小布局面积的半导体存储器件有效
| 申请号： | 201010265006.3 | 申请日： | 2007-05-11 |
| 公开（公告）号： | CN101950583A | 公开（公告）日： | 2011-01-19 |
| 发明（设计）人： | 石井雄一郎 | 申请（专利权）人： | 瑞萨电子株式会社 |
| 主分类号： | G11C8/08 | 分类号： | G11C8/08;G11C5/06;G11C11/413 |
| 代理公司： | 中国专利代理(香港)有限公司 72001 | 代理人： | 王岳;高为 |
| 地址： | 日本神奈*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明涉及可缩小布局面积的半导体存储器件。在第1金属布线层上设置供给N阱电压(VDDB)的金属(312)。金属(312)通过共有接触(216和219)与设置在N阱区内的有源层(300)进行电耦合，对N阱区供给N阱电压(VDDB)。在第3金属布线层上设置供给P阱电压(VSSB)的金属(332、333)。供给N阱电压(VDDB)的金属(312)因形成使用了第1金属布线层的金属的结构，故无需向下层的打基础区域，只要确保P阱电压(VSSB)的金属(332、333)的向下层的打基础区域即可。因此，可缩小供电单元(PMC)的Y方向的长度，并可缩小供电单元的布局面积。 | ||
| 搜索关键词： | 缩小 布局 面积 半导体 存储 器件 | ||
【主权项】：
一种半导体存储器件，其中，具有：多个供电单元和在行列上配置有存储单元的存储单元阵列，上述存储单元的每个都包括：第一P沟道MOS负载晶体管和第二P沟道MOS负载晶体管，形成于N阱区；第一N沟道MOS驱动晶体管，形成于第一P阱区，连接于上述第一P沟道MOS负载晶体管以构成第一倒相器；第二N沟道MOS驱动晶体管，形成于第二P阱区，连接于上述第二P沟道MOS负载晶体管以构成第二倒相器；第一N沟道MOS存取晶体管，形成于上述第一P阱区，连接于上述第一倒相器；以及第二N沟道MOS存取晶体管，形成于上述第二P阱区，连接于上述第二倒相器，上述供电单元在行方向上排列配置，分别在对应的存储单元列中对在列方向延伸的上述第一P阱区、上述第二P阱区和上述N阱区进行供电，上述在行方向上排列配置的供电单元分别包括：对上述N阱区供给N阱电压的电源线；对上述第一和第二P阱区供给P阱电压的电源线；对上述第一P沟道MOS负载晶体管和上述第二P沟道MOS负载晶体管供给高侧电源电压的电源线；以及对上述第一N沟道MOS驱动晶体管和上述第二N沟道MOS驱动晶体管供给低侧电源电压的电源线，上述供给N阱电压的电源线配置于第一金属布线层，上述供给高侧电源电压的电源线配置于第一金属布线层上层的第二金属布线层，上述供给P阱电压的电源线和上述供给低侧电源电压的电源线配置于上述第二金属布线层上层的第三金属布线层。
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