[发明专利]可重新配置处理器集合的处理器阵列

摘要

本发明提供了一种可重新配置处理器集合的处理器阵列，包括多个处理器集合，处理器集合之间通过全局总线和全局总线交换单元相互连接；处理器集合包括一个主处理器和零个或零个以上从处理器，对于零个以上从处理器的情况，在每一个处理器集合中，主处理器通过局部总线与局部总线交换单元连接，多个从处理器均连接到局部总线交换单元，局部总线交换单元之间通过局部总线连接；数据读总线把一个处理器集合中的所有从处理器串联成一个队列，队列尾部连接到主处理器。本发明的处理器阵列是建立在结合并行处理结构和多态硬件结构的基础上的，是一个可以同时满足并行处理和可重新配置硬件的多核心处理器平台。

主权项

一种可重新配置处理器集合的处理器阵列，其特征在于：处理器阵列包括多个处理器集合，处理器集合之间通过全局总线和全局总线交换单元相互连接；处理器集合包括一个主处理器和零个或零个以上从处理器，对于零个以上从处理器的情况，在每一个处理器集合中，主处理器通过局部总线与局部总线交换单元连接，多个从处理器均连接到局部总线交换单元，局部总线交换单元之间通过局部总线连接；数据读总线把一个处理器集合中的所有从处理器串联成一个队列，队列尾部连接到主处理器；寄存器通信总线将一个处理器集合中的所有从处理器连接成一个双向拓扑环；对于处理器集合包括零个以上从处理器的情况，从处理器与局部总线交换单元相连的总线有：指令总线、数据写总线、数据读总线和寄存器通信总线，每一个从处理器配置有多个延迟匹配单元，延迟匹配单元由多个单位延迟、一个配置寄存器和一个复用选择器组成，多个单位延迟依次串接，每一个单位延迟和配置寄存器的输出端均接到复用选择器的输入端，配置寄存器存储延迟的具体大小；在从处理器的指令总线输入端、数据写总线输入端、数据读总线输出端、寄存器通信总线左输入端和寄存器通信总线右输入端均设置一个延迟匹配单元；局部总线交换单元中的指令总线交换单元的结构为：包括一个交换控制模块和6个复用选择器，交换控制模块控制复用选择器的选择关系；复用选择器分为两种，第一种复用选择器用于与从处理器连接，各有三个输入端口，第一个端口连接到本局部总线交换单元所属的主处理器的指令总线输入端，第二端口连接到来自上边相邻局部总线交换单元的指令总线输入端，第三端口连接到来自下边相邻局部总线交换单元的指令总线输入端；每一个第一种复用选择器需要2比特控制信息，根据控制信息分别选择输出3种总线输入；第二种复用选择器用于与局部总线交换单元连接，具有2个输入端，需要1比特控制信息；局部总线交换单元中的数据总线交换单元包括数据写总线、数据写总线交换控制模块、数据写总线复用选择器、数据读总线、数据读总线交换控制模块和数据读总线复用选择器；数据写总线的通信模式为广播模式，数据写总线交换控制模块控制数据写总线复用选择器选择关系；数据读总线的通信为分布模式或选择模式，分布模式为处理器集合中的各从处理器按照时间顺序依次向主处理器发送数据，选择模式为只选择一个从处理器发送数据到主处理器；数据读总线交换控制模块控制数据读总线复用选择器的选择关系。