[发明专利]锁相环(PLL)电路及其相位同步方法与动作分析方法

摘要

锁相环(PLL)电路中设有：相位比较器(2)，作了基准时钟信号和比较时钟信号的相位比较后的相位比较信号具有高电压(以下记为H)电平、低电压(以下记为L)电平及基准电平等(3)值输出，以对应于检测出的相位差的时间宽度输出H或L电平信号，无相位差时输出基准电平信号；电平移动器(3)，使来自相位比较器(2)的相位比较信号的波形保持为矩形；电压控制振荡器即VCO(4)，输入H电平信号来使相位提前，输入L电平信号来使相位推后；分频器(5)，将从VCO输出的振荡时钟脉冲分频并作为比较时钟信号。

主权项

一种锁相环(PLL)电路，具有：相位比较器，输入基准时钟信号和比较时钟信号并比较基准时钟信号的相位与比较时钟信号的相位，生成并输出具有对应于相位差的时间宽度的预定电压电平的矩形波信号；电压控制振荡器(VCO)，输入从该相位比较器输出的信号，输出其频率对应于该信号的电压电平的时钟信号；分频器，将从该电压控制振荡器输出的时钟信号被N分频(N为自然数)后的信号作为比较时钟信号反馈至所述相位比较器；其特征在于：所述锁相环电路根据将所述基准时钟信号的1周期部分的相位差作为1个计量单位的下述数列的收敛条件进行动作，使输入到所述相位比较器中的所述基准时钟信号与所述比较时钟信号的相位差为0：θn＝(1一((G·T)/(2π·N)))n·θn：自然数π：圆周率G：对应于VCO的电压 频率特性的常数T：基准时钟信号的振荡周期N：分频器的分频数(自然数)θ：时刻0的相位差θn：时刻nT的相位差。