[发明专利]一种通信链路中高速数据加/解密模块

摘要

一种通信链路中高速数据加/解密模块，它包括：DB62输入端口、FPGA加/解密处理模块、DB62输出端口、随机数生成芯片、Flash存储器芯片、配置和测试电路及电源供给网络。其间关系是：DB62输入、输出端口分别与FPGA加/解密处理模块相连接；DB62输入端口接收上级链路的差分信号给FPGA加/解密处理模块，FPGA加/解密处理模块提取数据信息并对数据进行加/解密，然后以LVDS差分信号形式输出被加/解密数据到DB62输出端口；随机数生成芯片与FPGA加/解密处理模块相连接，Flash存储器芯片与FPGA加/解密处理模块相连接，配置和测试电路与FPGA加/解密处理模块相连接；电源供给网络与整个加/解密处理模块中各个模块相连。本发明在高速数据通信和信息安全领域里具有广阔的应用前景。

主权项

一种通信链路中高速数据加/解密模块，其特征在于：它包括：DB62输入端口、FPGA加/解密处理模块、DB62输出端口、随机数生成芯片、Flash存储器芯片、配置和测试电路及电源供给网络；它们之间的位置连接关系、信号走向是：DB62输入端口与FPGA加/解密处理模块相连接，DB62输出端口与FPGA加/解密处理模块相连接；DB62输入端口接收上级链路到达的16对LVDS差分信号提够给FPGA加/解密处理模块，FPGA加/解密处理模块提取数据信息并采用分组密码算法对数据进行加/解密，然后以LVDS差分信号形式输出被加/解密数据到DB62输出端口，流入通信链路的下一处理单元；随机数生成芯片与FPGA加/解密处理模块相连接，随机数生成芯片产生的理想真随机序列输入到FPGA加/解密处理模块，用作分组加密算法的初始加密密钥；Flash存储器芯片与FPGA加/解密处理模块相连接，整个加/解密模块上电启动阶段FPGA加/解密处理模块读取Flash存储器芯片内部预存储的算法程序进行配置；配置和测试电路与FPGA加/解密处理模块相连接，提供JTAG在线调试、UART串行数据通信和扩展接口功能；电源供给网络与整个加/解密处理模块中各个模块相连，为各个部件提供电源支持；所述DB62输入端口是标准的62针接口插件，它包括16对LVDS输入数据信号、1对LVDS输入同步信号和1对LVDS输入时钟信号，其余为接地隔离信号；它主要完成与通信链路上一级的物理层接口功能；所述FPGA加/解密处理模块是核心信息处理单元，它由单片FPGA芯片构成，完成输入信息提取、加/解密处理以及信息发送功能；按照所实现的功能和信号流向，该模块内部依次划分为LVDS信号接收模块、数据加/解密模块、LVDS信号发送模块三个部分；其间关系是：LVDS信号接收模块通过差分导线对以及100Ω匹配电阻与所述的DB62输入端口连接，LVDS信号发送模块通过差分导线对与所述的DB62输出端口连接；LVDS信号接收模块和LVDS信号发送模块是FPGA芯片内部集成的功能单元，主要完成TTL信号和LVDS信号之间的转换；数据加/解密模块由FPGA内部的运算处理单元和寄存器组成，实现数据的加/解密处理功能；该数据加/解密模块对信息进行加/解密采用对称分组密码技术，工作模式选择OFB模式；所述DB62输出端口是标准的62针接口插件，它包含16对LVDS输出数据信号、1对LVDS输出同步信号和1对LVDS输出时钟信号，其余为接地隔离信号；它主要完成与通信链路下一级的物理层接口功能；所述随机数生成芯片由于产生理想真随机数并输入到FPGA加/解密处理模块为密码算法提供初始密钥；所述Flash存储器芯片主要用于保存上电配置程序，它是具有可在系统编程功能并且容量满足配置程序大小需求的非易失性存储器；所述配置和测试电路由标准JTAG配置接口、UART异步串行接口及扩展接口组成；JTAG配置接口为标准14针插头，由电源、地、数据输入、数据输出、模式选择和时钟引脚信号组成，可以通过下载电缆直接和上位机连接实现配置程序的在线下载和调试，完成FPGA芯片的JTAG配置方式；UART异步串行接口主要完成调试信息返回到上位机终端，它由电平转换芯片和DB9接头构成，电平转换芯片是能够完成TTL电平和RS232电平转换功能的ADM3202芯片；扩展接口主要是连接FPGA芯片GPIO引脚的普通排针，用于调试阶段观测FPGA内部产生的信号；所述电源供给网络主要各部件提供电源支持，它由提供3.3V、2.5V、1.8V和1.0V电压值的调整单元组成，各个调整单元电源芯片的选型应该满足高速数据加/解密模块的电流驱动和工作电压要求。