[发明专利]时序纠错系统及方法有效
| 申请号： | 201010288369.9 | 申请日： | 2010-09-21 |
| 公开（公告）号： | CN102064927A | 公开（公告）日： | 2011-05-18 |
| 发明（设计）人： | 吴召雷;武国胜 | 申请（专利权）人： | 四川和芯微电子股份有限公司 |
| 主分类号： | H04L1/24 | 分类号： | H04L1/24 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 610041 四川省*** | 国省代码： | 四川;51 |
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| 摘要： | 一种时序纠错系统，包括一接收一并行数据的数据通路、一接收一时钟信号的延迟可调的时钟通路、一与所述数据通路及所述延迟可调的时钟通路相连并将所述并行数据转换为一串行数据的串化单元、一用于将所述串行数据转换为一电流信号或一电压信号并输出的驱动单元及一计数与判决单元，所述计数与判决单元计算所述串行数据上升沿或下降沿的数目，并发送一用于调节所述时钟信号延迟时间的调节信号至所述延迟可调的时钟通路来控制所述串化单元的时序，使得所述串行数据上升沿或下降沿的数目与一预先设定的正确数目相同，所述串化单元的时序达到最优值。本发明还进一步提供了一种时序纠错方法。本发明有效地解决了串化过程中的时序问题。 | ||
| 搜索关键词： | 时序 纠错 系统 方法 | ||
【主权项】：
一种时序纠错系统，用于高速串行数据传输系统中的发送端，其特征在于：所述时序纠错系统包括一接收一并行数据的数据通路、一接收一时钟信号的延迟可调的时钟通路、一与所述数据通路及所述延迟可调的时钟通路相连并将所述并行数据转换为一串行数据的串化单元、一用于将所述串行数据转换为一电流信号或一电压信号并输出的驱动单元及一计数与判决单元，所述计数与判决单元计算所述串行数据上升沿或下降沿的数目，并发送一用于调节所述时钟信号延迟时间的调节信号至所述延迟可调的时钟通路来控制所述串化单元的时序，使得所述串行数据上升沿或下降沿的数目与一预先设定的正确数目相同，所述串化单元的时序达到最优值。
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