[发明专利]基于交换机的可扩展DSPEED-DSP_Q6474信号处理板无效
| 申请号： | 201010527284.1 | 申请日： | 2010-10-26 |
| 公开（公告）号： | CN101969378A | 公开（公告）日： | 2011-02-09 |
| 发明（设计）人： | 张雄奎;刘国满;高梅国;方秋均 | 申请（专利权）人： | 北京理工大学 |
| 主分类号： | H04L12/02 | 分类号： | H04L12/02 |
| 代理公司： | 北京理工大学专利中心 11120 | 代理人： | 张利萍;高燕燕 |
| 地址： | 100081 *** | 国省代码： | 北京;11 |
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| 摘要： | 本发明为基于交换机的可扩展DSPEED-DSP-Q6474信号处理板，属于高速实时信号处理领域。包括一个单核DSP处理节点、四个三核DSP处理节点、一个FPGA处理节点、一个串行RapidIO交换机模块、CPCI 6U标准板型；单核DSP处理节点由一片TMS320C6455和一组容量为512MB的DDR2 SDRAM组成；三核DSP处理节点由一片TMS320C6474和一组容量为512MB的DDR2 SDRAM组成；FPGA处理节点由一片XC5VSX95T或者XC5VLX110T和两组容量各为512MB的DDR2SDRAM组成；本发明克服已有高速实时信号处理板卡处理器间数据交换带宽小且接口协议不统一、板间可扩展性差的问题。 | ||
| 搜索关键词： | 基于 交换机 扩展 dspeed dsp_q6474 信号 处理 | ||
【主权项】：
基于交换机的可扩展DSPEED‑DSP_Q6474信号处理板，其特征在于：包括一个单核DSP处理节点、四个三核DSP处理节点、一个FPGA处理节点、一个串行RapidIO交换机模块、CPCI 6U标准板型；单核DSP处理节点由一片TMS320C6455和一组容量为512MB的DDR2 SDRAM组成；三核DSP处理节点由一片TMS320C6474和一组容量为512MB的DDR2 SDRAM组成；FPGA处理节点由一片XC5VSX95T或者XC5VLX110T和两组容量各为512MB的DDR2 SDRAM组成；各处理节点都通过其串行RapidIO接口与交换机CPS 80KSW0005互连；串行RapidIO交换机另有三个4x串行RapidIO接口与CPCI自定义接插件J3互连，FPGA处理节点有三个4x串行RapidIO接口、4个1x光纤接口和四个自定义源同步传输总线接口，其中4x串行RapidIO接口与串行RapidIO交换机互连，光纤接口输出用于板间互联，自定义总线接口分别连接到CPCI的J4、J5和PMC的JN3、JN4用于板间扩展。
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