[发明专利]一种基于绝缘体上硅的MOS晶体管有效
| 申请号： | 201010531161.5 | 申请日： | 2010-11-03 |
| 公开（公告）号： | CN102468332A | 公开（公告）日： | 2012-05-23 |
| 发明（设计）人： | 刘梦新;赵发展;刘刚;罗家俊;韩郑生 | 申请（专利权）人： | 中国科学院微电子研究所 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/06 |
| 代理公司： | 北京市德权律师事务所 11302 | 代理人： | 王建国 |
| 地址： | 100029 *** | 国省代码： | 北京;11 |
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| 摘要： | 本发明涉及一种基于绝缘体上硅的MOS晶体管，包括：从上至下依次为顶层硅、隐埋氧化层和底层硅的绝缘体上硅；自左向右依次设置于顶层硅内的MOS晶体管体区、体接触连接区及体接触区；设置于MOS晶体管体区上表面的正栅氧化层，设置于正栅氧化层上表面的正栅多晶硅层，设置于正栅多晶硅层上表面的正栅多晶硅化物层；设置于正栅多晶硅层左侧的第一侧墙区，以及设置于正栅多晶硅层右侧的第二侧墙区；设置于MOS晶体管体区内部靠近第一侧墙区的漏区，设置于漏区上表面的漏区硅化物层，以及设置于漏区左侧的第一隔离氧化物区。本发明提供的基于绝缘体上硅的MOS晶体管可有效抑制浮体效应对SOI MOS器件性能的影响。 | ||
| 搜索关键词： | 一种 基于 绝缘体 mos 晶体管 | ||
【主权项】：
一种基于绝缘体上硅的MOS晶体管，其特征在于，该MOS晶体管包括：从上至下依次为顶层硅、隐埋氧化层(3)和底层硅(2)的绝缘体上硅；自左向右依次设置于顶层硅内的MOS晶体管体区(4)、体接触连接区(16)及体接触区(18)；设置于MOS晶体管体区(4)上表面的正栅氧化层(8)，设置于正栅氧化层(8)上表面的正栅多晶硅层(10)，设置于正栅多晶硅层(10)上表面的正栅多晶硅化物层(11)；设置于正栅多晶硅层(10)左侧的第一侧墙区(9)，以及设置于正栅多晶硅层(10)右侧的第二侧墙区(12)；设置于MOS晶体管体区(4)内部靠近第一侧墙区(9)的漏区(6)，设置于漏区(6)上表面的漏区硅化物层(7)，以及设置于漏区(6)左侧的第一隔离氧化物区(5)；设置于MOS晶体管体区(4)内部靠近第二侧墙区(12)的源区(14)，设置于源区(14)上表面至少一部分上的源区硅化物层(13)；设置于体接触区(18)上表面至少一部分上的体接触区硅化物层(17)，以及设置于体接触区(18)右侧的第二隔离氧化物区(19)；设置于体接触连接区(16)上表面、源区(14)上表面至少一部分和体接触区(18)上表面至少一部分上的硅化物掩蔽层(15)；设置于底层硅(2)下表面的背栅金属层(1)。
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