[发明专利]乘法舍入实现方法和装置有效

专利信息
申请号: 201010532090.0 申请日: 2010-11-01
公开(公告)号: CN102004627A 公开(公告)日: 2011-04-06
发明(设计)人: 周昔平 申请(专利权)人: 深圳市海思半导体有限公司
主分类号: G06F7/57 分类号: G06F7/57
代理公司: 北京同立钧成知识产权代理有限公司 11205 代理人: 刘芳
地址: 518129 广东省深圳*** 国省代码: 广东;44
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摘要: 发明公开了一种乘法舍入实现方法和装置。该方法包括:分别获取浮点数进位保留形式的进位结果与和结果;将进位结果与和结果的高位和L位分别采用半加器相加,将R位采用全加器相加,以获取二次进位结果与二次和结果,并同时获取高位相加后的高位溢出值;根据当前舍入模式获取L位的进位值与和位值;将L位的和位值作为舍入结果的L位,当识别到L位的进位值为0时,将二次进位结果与二次和结果的高位相加之和作为舍入结果的高位,当识别到L位的进位值为1时,将二次进位结果与二次和结果的高位相加之和再加1作为舍入结果的高位。本发明能够提高浮点乘法器舍入操作的执行效率,改善浮点处理单元的性能。
搜索关键词: 乘法 实现 方法 装置
【主权项】:
一种乘法舍入实现方法,其特征在于,包括:分别获取浮点数进位保留形式的进位结果与和结果,其中,所述浮点数划分为高位、L位、R位和黏着位,所述L位为保留部分的最低位,所述高位为保留部分除L位以外的其余部分,所述R位为截去部分的最高位,所述黏着位为截去部分除R位以外的其余部分;将进位结果与和结果的高位和L位分别采用半加器相加,将R位采用全加器相加,以获取二次进位结果与二次和结果,并同时获取所述高位相加后的高位溢出值,其中,所述全加器采用根据当前舍入模式设定的输入进位值作为输入进位;根据当前舍入模式获取L位的进位值与和位值;将L位的和位值作为舍入结果的L位,当识别到L位的进位值为0时,将所述二次进位结果与二次和结果的高位相加之和作为舍入结果的高位,当识别到L位的进位值为1时,将所述二次进位结果与二次和结果的高位相加之和再加1作为舍入结果的高位。
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