[发明专利]高速AD并行采样装置

摘要

本发明公开了一种高速AD并行采样装置，它由低速AD、分路器、电平转换器、比较器、滤波电路和复位电路组成。本技术的实质是用低速AD通过并行采样实现了高速AD的功能，装置正常工作时最高可达到2Gsps的高速采样率，这是国内所有AD所不能达到的，而发明本身却十分简单，实现平台费用很低，具有很高的可移植性和借鉴意义。本发明特别适用于高速通信领域的解调接收端，为提高信息处理速率具有很高的意义。

主权项

高速AD并行采样装置，包括第一至第四balance电桥(1‑1至1‑4)、功率分配器(2)、第一至第二A/D转换器(3‑1、3‑2)、电平变换器(4)、比较器(5)、分路器(6)、滤波电路(7)和FPGA(8)；所述的第一至第四balance电桥(1‑1至1‑4)的数据输入端口1分别与外部模拟数据输入端口A、B、C和D相连，第一和第三balance电桥(1‑1、1‑3)的输出端口2分别与第一至第二A/D转换器(3‑1、3‑2)的数据输入端口1相连，第二和第四balance电桥(1‑2、1‑4)的输出端口2分别与第一至第二A/D转换器(3‑1、3‑2)的数据输入端口2相连；所述的功率分配器(2)输入端口1与外部时钟输入端口E相接，功率分配器(2)输出端口2、3分别与第一至第二A/D转换器(3‑1、3‑2)的输入端口3相连；所述的第一A/D转换器(3‑1)的输出端口4‑7分别与FPGA(8)的输入端口3、4、5和6相连，第一A/D转换器(3‑1)的输出端口8与电平变换器(4)的输入端口1相连；第二A/D转换器(3‑2)的输出端口4‑7分别与FPGA(8)的输入端口7、8、9和10相连，第二A/D转换器(3‑2)的输出端口8与电平变换器(4)的输入端口2相连；电平变换器(4)的输出端口3、4分别与比较器(5)和分路器(6)的输入端口1相连；比较器(5)的输出端口3与滤波电路(7)的输入端口1相连；滤波电路(7)的输出端口2与FPGA(8)的输入端口1相连；所述的分路器(6)的输出端口2与比较器(5)的输入端口2相连，分路器(6)的输出端口3与FPGA(8)的输入端口2相连；所述的FPGA(8)的输出端口11、12分别与第一至第二A/D转换器(3‑1、3‑2)的输入端口9相连；第一至第四balance电桥分别将外部输入模拟数据由单端信号转化为差分信号后，再分别输送给第一至第二A/D转换器；功率分配器将外部输入的时钟信号功率等分后，分别输送给第一至第二A/D转换 器；第一至第二A/D转换器将输入的模拟信号转化为数字信号后输送给FPGA，并且将采样时产生的时钟输送给电平变换器；电平变换器将输入的数据由LVDS电平变为LVPECL电平后分别输送给分路器和比较器；分路器将LVPECL电平的时钟信号分成两路分别送给比较器和FPGA；比较器将电平变换器送来的时钟和分路器送来的时钟进行比较，将结果输送给微波电路；微波电路将比较器送来的数据进行滤波后送给FPGA；FPGA对滤波电路输入的数据进行分析，再将复位信号反馈给两个A/D转换器。