[发明专利]一种准循环低密度奇偶校验码的通用快速译码协处理器

摘要

本发明公开了一种准循环低密度奇偶校验码的通用快速译码协处理器，通过配置单元实现对低密度校验码的矩阵特征的配置，通过单块宽口存储单元实现对信道信息和译码外信息的统一存储，通过运算输入控制单元和运算输出控制单元完成对各种不同校验阵译码数据的统一格式并行调度，这些统一格式的并行调度数据经过多路并行运算单元一次完成和运算与积运算，从而实现通用快速译码。采用本发明方案的协处理器，仅用一块存储资源，实现了存储资源的集中管理；运算单元可以一次完成和运算与积运算，且对各种不同维度的和节点和积节点均适用；可通过配置单元存储各种不同准循环低密度校验码的信息，实现各种不同码的通用协处理译码。

主权项

一种准循环低密度奇偶校验码的通用快速译码协处理器，其特征在于，该协处理器包括：输入单元，用于接收输入的信道信息，并经过串并变换，将p个信道信息合成一个位宽较大的数据传送给RAM输入控制器，同时提供输入地址；在输入完成时，向译码地址生成单元提供输入完成指示信号；配置单元，用于根据外部的配置地址和配置数据信号实现译码校验矩阵信息的配置；译码地址生成单元，用于在输入完成指示信号的启动下，根据配置单元的信息生成和积运算的运算地址，并给出当前配置信息；输出单元，用于接收到译码地址生成单元提供的运算完成指示信号后，向RAM输出控制器发送读出地址，并将读出的p路码字译码结果数据串行输出；RAM输入控制器，用于在信道信息输入时选择信道信息地址和信道信息数据，否则选择运算出地址和运算出数据，作为RAM的输入地址和输入数据输入给RAM；单块宽口存储单元，用于存储译码的和信息Λj_k与外信息Ri_k，由RAM输入控制器提供输入地址和数据，由RAM输出控制器提供输出地址，并将输出数据返回给RAM输出控制器；RAM输出控制器，用于在译码结果输出时选择译码结果地址和译码结果数据，否则选择运算入地址和运算入数据，作为RAM的输出地址和输出数据信号与RAM相连接，译码结果数据即为和信息的符号；运算输出控制单元，用于根据运算地址，将输入和信息Λj_k与外信息Ri_k合并为一路数据，供给RAM输入控制器；并行运算组单元，用于根据运算输入控制单元输入的和信息Λj_k与外信息Ri_k，实现p路并行和积运算，并将更新的和信息Λj_k与外信息Ri_k输出给运算输出控制单元；同时，传递运算地址和配置信息给运算输出控制单元；运算输入控制单元，用于根据运算入地址，将运算入数据拆分为和信息Λj_k与外信息Ri_k，供给运算单元；并传递运算地址和配置信息给运算单元。