[发明专利]一种单端低摆幅读位线电路

摘要

本发明涉及一种单端低摆幅读位线电路，该电路包括：至少1个内核单元、第一PMOS晶体管(P1)和敏感放大器；所述第一PMOS晶体管(P1)的栅极连接控制信号(PRE)，在PRE有效地时间内，对位线信号(BL)进行预充电，充电结束后字线信号有效；则位线根据有效字线上的内核单元存储的二进制数据是“0”还是“1”有电平变化，敏感放大器检测位线电平变化来读数据；其特征在于，该电路还包括：第一NMOS晶体管(N1)、第二NMOS晶体管(N2)和第二PMOS晶体管(P2)；N2和P2反馈控制N1是否关断，P1在PRE控制下通过N1是否关断实现位线低摆幅；所述敏感放大器包括：7个PMOS晶体管和6个NMOS晶体管，实现正确读出单端低摆幅位线上的数据。

主权项

一种单端低摆幅读位线电路，该电路包括：至少1个内核单元、第一PMOS晶体管(P1)和敏感放大器；所述第一PMOS晶体管(P1)的栅极连接控制信号(PRE)；其特征在于，该电路还包括：第一NMOS晶体管(N1)、第NMOS晶体管(N2)和第二PMOS晶体管(P2)；所述第一NMOS晶体管(N1)的栅极、所述第二NMOS晶体管(N2)的漏极及所述第二PMOS晶体管(P2)的漏极相连；所述第一NMOS晶体管(N1)的源极、所述第一PMOS晶体管(P1)的漏极及所述第PMOS晶体管(P2)的源极相连；所述第一NMOS晶体管(N1)的漏极与位线信号(BL)相连；所述第二NMOS晶体管(N2)的栅极与位线信号(BL)相连；所述第二NMOS晶体管(N2)的源极接地；所述第PMOS晶体管(P2)的栅极与位线信号(BL)相连；所述敏感放大器包括：第三PMOS晶体管(P3)、第四PMOS晶体管(P4)、第五PMOS晶体管(P5)、第六PMOS晶体管(P6)、第七PMOS晶体管(P7)、第八PMOS晶体管(P8)、第九PMOS晶体管(P9)、第三NMOS晶体管(N3)、第四NMOS晶体管(N4)、第五NMOS晶体管(N5)、第六NMOS晶体管(N6)、第七NMOS晶体管(N7)和第八NMOS晶体管(N8)；所述第三PMOS晶体管(P3)的栅极连接控制信号(EVAL)；所述第三PMOS晶体管(P3)的源极连接电源电压；所述第三PMOS晶体管(P3)的漏极、所述第四PMOS晶体管(P4)的源极及所述第五PMOS晶体管(P5)的源极相连；所述第四PMOS晶体管(P4)的漏极、所述第五PMOS晶体管(P5)的栅极、所述第六PMOS晶体管(P6)的漏极、所述第四NMOS晶体管(N4)的漏极、及所述第五NMOS晶体管(N5)的栅极相连；所述第四PMOS晶体管(P4)的栅极、所述第五PMOS晶体管(P5)的漏极、所述第八PMOS晶体管(P8)漏极、所述第四NMOS晶体管(N4)的栅极及所述第五NMOS晶体管(N5)的漏极相连；所述第六PMOS晶体管(P6)的源极连接电源电压；所述第六PMOS晶体管(P6)的栅极、所述第七PMOS晶体管(P7)的栅极和漏极及所述第七NMOS晶体管(N7)的漏极相连；所述第七PMOS晶体管(P7)的源极连接电源电压；所述第八PMOS晶体管(P8)的源极连接电源电压；所述第八PMOS晶体管(P8)的栅极、所述第九PMOS晶体管(P9)的栅极和漏极及所述第八NMOS晶体管(N8)的漏极相连；所述第九PMOS晶体管(P9)的源极连接电源电压；所述第三NMOS晶体管(N3)的栅极连接控制信号(EQ)；所述第三NMOS晶体管(N3)通过其源极和漏极连接在所述第五PMOS晶体管(P5)的栅极和所述第六PMOS晶体管(P6)的栅极之间；所述第四NMOS晶体管(N4)的源极、所述第六NMOS晶体管(N6)的源极及所述第五NMOS晶体管(N5)的源极相连接地；所述第六NMOS晶体管(N6)的漏极与所述第七NMOS晶体管(N7)的源极相连；所述第六NMOS晶体管(N6)的栅极连接位线信号(BL)，所述第七NMOS晶体管(N7)的栅极连接控制信号(READ)；或所述第六NMOS晶体管(N6)的栅极连接控制信号(READ)，所述第七NMOS晶体管(N7)的栅极连接位线信号(BL)；所述第八NMOS晶体管(N8)的漏极连接位线信号(BL)；所述第八NMOS晶体管(N8)的栅极连接控制信号(READ)。