[发明专利]并行反馈进位加法器及其实现方法无效
| 申请号： | 201010594784.7 | 申请日： | 2010-12-17 |
| 公开（公告）号： | CN102043604A | 公开（公告）日： | 2011-05-04 |
| 发明（设计）人： | 盛利元;蒋文明;佟帅;张占锋;张镇;李锋;曹华 | 申请（专利权）人： | 中南大学 |
| 主分类号： | G06F7/505 | 分类号： | G06F7/505 |
| 代理公司： | 长沙市融智专利事务所 43114 | 代理人： | 黄美成 |
| 地址： | 410083 湖南*** | 国省代码： | 湖南;43 |
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| 摘要： | 本发明公开了一种并行反馈进位加法器及其实现方法。该并行反馈进位加法器包括并行排列依次级联的多个半加器，每一个半加器具有2个输入端和2个输出端：2个输入端分别为被加数端和加数端，分别与被加数位和加数位相接，2个输出端分别为和端和进位端；每一个半加器的被加数位与和端相接；除最高位半加器外，每一个半加器的进位端(C)与相邻的高位半加器的加数位相接；最后一个半加器的进位端作为整个并行反馈进位加法器的进位端；所有半加器的和端从高位到低位依次组合形成整个并行反馈进位加法器的总和端。本发明的并行反馈进位加法器，是一种异步电路加法器，与传统加法器相比，具有最小的面积和最快的运算速度。 | ||
| 搜索关键词： | 并行 反馈 进位 加法器 及其 实现 方法 | ||
【主权项】：
一种并行反馈进位加法器，其特征在于，包括并行排列依次级联的多个半加器，每一个半加器具有2个输入端和2个输出端：2个输入端分别为被加数端和加数端，分别与被加数位(A)和加数位(B)相接，2个输出端分别为和端(S)和进位端(C)；每一个半加器的被加数位(A)与和端(S)相接；除最高位半加器外，每一个半加器的进位端(C)与相邻的高位半加器的加数位相接；最后一个半加器的进位端作为整个并行反馈进位加法器的进位端；所有半加器的和端从高位到低位依次组合形成整个并行反馈进位加法器的总和端。
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