[发明专利]一种亚阈值锁存器

摘要

一种亚阈值锁存器，采用主、从锁存器结构，设有两个输入端，分别为数据输入端D和时钟输入端clk，还设有一个输出端Q，主锁存器由反相器I1、I2、I3和CMOS传输门T1、T2组成，从锁存器由反相器I4、I5、I6和CMOS传输门T3、T4组成，时钟输入端clk一路连接反相器I7后分别输入主、从锁存器，一路直接输入主、从锁存器；主、从锁存器中的反馈回路中设有传输门，从而使得本发明可以有效工作在亚阈值条件下。本发明具有较好的抗干扰能力，亚阈值锁存器功耗更低。

主权项

一种亚阈值锁存器，其特征是由七个反相器I1～I7和四个CMOS传输门T1～T4组成，所述CMOS传输门均由一个NMOS管和一个PMOS管组成，两个晶体管的源极相连并作为传输门的输入端，漏极相连并作为传输门的输出端，所述输入端和输出端可以对调，两个晶体管的栅极分别作为传输门的控制极；所述亚阈值锁存器采用主、从锁存器结构，设有两个输入端，分别为数据输入端D和时钟输入端clk，还设有一个输出端Q，主锁存器由反相器I1、I2、I3和CMOS传输门T1、T2组成，从锁存器由反相器I4、I5、I6和CMOS传输门T3、T4组成，时钟输入端clk一路连接反相器I7后分别输入主、从锁存器，一路直接输入主、从锁存器，主锁存器中，传输门T1的NMOS管栅极与传输门T2的PMOS管栅极相连，并且与反相器I7的输出端相连，传输门T1的PMOS管栅极与传输门T2的NMOS管栅极相连并且与时钟输入端clk相连；数据输入端D作为主锁存器的输入端，连至反相器I1的输入端，反相器I1的输出端连至传输门T1输入端，传输门T1的输出端连至反相器I3的输入端，反相器I3的输出端一路连接到反相器I2的输入端，另一路作为主锁存器的输出端，同时反相器I2的输出端连至传输门T2的输入端，然后传输门T2的输出端连至反相器I3的输入端，构成由时钟输入端clk控制的主锁存器；从锁存器中，传输门T3的NMOS管栅极与传输门T4的PMOS管栅极相连，并且与时钟输入端clk相连，传输门T3的PMOS管栅极与传输门T4的NMOS管栅极相连，并且与反相器I7的输出端相连，反相器I4的输入端作为从锁存器的输入端，主锁存器的反相器I3的输出端连接，反相器I4的输入端，反相器I4输出至传输门T3的输入端，然传输门T3的输出端连至反相器I6的输入端，反相器I6的输出端一路连接反相器I5的输入端，另一路作为从锁存器的输出，所述从锁存器的输出也就是整个亚阈值锁存器的输出端Q，同时反相器I5的输出端连接传输门T4的输入端，传输门T4输出端连接反相器I6的输入端，构成由时钟输入端clk控制的从锁存器。