[发明专利]其各个部分以不同取样速率进行操作的数字锁相环路

摘要

一种数字锁相环路DPLL包含时间-数字转换器TDC，所述TDC接收DCO输出信号和参考时钟且输出第一数字值流。通过以高速率对所述TDC计时来减少量化噪声。下取样电路将所述第一流转换成第二流。所述第二流被供应到所述DPLL的相位检测求和器，使得所述DPLL的控制部分可以较低速率进行切换以减少功率消耗。所述DPLL因此被称为多速率DPLL。由所述控制部分输出的第三数字调谐字流被上取样，然后被供应到所述DCO，使得可以较高速率对所述DCO计时，借此减少数字图像。在接收器应用中，不执行上取样，且以所述较低速率对所述DCO计时，借此进一步减少功率消耗。

主权项

一种数字锁相环路DPLL，其包含：数控振荡器DCO，其输出振荡的DCO输出信号，其中所述DCO输出信号具有一频率，其中所述DCO输出信号的所述频率在离散时间处改变，且其中所述离散时间以第一频率出现；反馈相位电路，其接收所述DCO输出信号，且其输出第一反馈相位数字值流；以及相位检测求和器，其接收所述第一流，且接收第二调制信号相位数字值流，且其输出第三相位误差数字值流，其中所述第三流的所述相位误差数字值以第二频率由所述相位检测求和器输出，且其中所述第二频率实质上小于所述第一频率。