[发明专利]支持动态二进制翻译的多核体系结构

摘要

本发明公开了一种支持动态二进制翻译的多核体系结构，目的是解决动态二进制翻译过程中的Cache访问冲突和主存冲突等问题。本发明由多个处理器核、一级Cache、翻译缓存单元、二级Cache和主存控制器组成。一级Cache、翻译缓存单元是每个处理器核私有的，二级Cache和主存控制器由所有处理器核共享。翻译缓存单元由通信控制单元、缓存管理单元、数据存储单元组成。通信控制单元由多路选择器、通信控制单元控制器、传输总线和三个寄存器组成，缓存管理单元由页面替换部件、缓存管理控制部件组成，数据存储单元由源体系结构二进制码缓冲区、目标体系结构二进制码缓冲区和页面映射表组成。采用本发明可使得数据访问延迟低、翻译吞吐量高、Cache访问冲突小。

主权项

一种支持动态二进制翻译的多核体系结构，包括多个处理器核、一级Cache、二级Cache和主存控制器，一级Cache是每个处理器核私有的，其数量与处理器核的数量相同，二级Cache和主存控制器由所有处理器核共享；其特征在于支持动态二进制翻译的多核体系结构还包括翻译缓存单元，翻译缓存单元是每个处理器核私有的，其数量与处理器核的数量相同，翻译缓存单元与私有它的处理器核、核间通信互联网络和主存控制器相连；翻译缓存单元由通信控制单元、缓存管理单元、数据存储单元组成，数据存储单元由源体系结构二进制码缓冲区、目标体系结构二进制码缓冲区和页面映射表组成；源体系结构二进制码缓冲区存储源体系结构二进制码，目标体系结构二进制码缓冲区存储翻译后的目标体系结构二进制码；页面映射表由源‑目标页面映射表、目标‑源页面映射表组成；源‑目标页面映射表记录源体系结构二进制码缓冲区与目标体系结构二进制码缓冲区页面对应关系；目标‑源页面映射表记录目标体系结构二进制码缓冲区与源体系结构二进制码缓冲区页面映射关系，同时记录翻译过程中出现的一对多页面映射和翻译后目标体系结构二进制码页面先后顺序；源‑目标页面映射表中表项与每个源体系结构二进制码缓冲区页面依照编号一一对应，目标‑源页面映射表中映射表项与每个目标体系结构缓冲区页面依照编号一一对应；源‑目标页面映射表为Cache类型存储单元，结构与处理器中Cache结构相同，以线程ID和目的地址作为查询字段，返回是否命中信号和命中表项的编号；源‑目标页面映射表每个表项由线程ID、目的地址、目标缓冲页面号、起始页面号、时间戳和状态字段组成；目标‑源页面映射表的每个表项由时标、源缓冲区页号、下一页号组成；通信控制单元与主控处理器和缓存管理单元相连，从主控处理器接收页面配置信息，向缓存管理单元传递页面配置信息；从主控处理器接收翻译请求命令，向缓存管理单元发出缓存申请；当接收到缓存管理单元就绪信号时，通知主控处理器进行二进制页面代码传输；当接收到主控处理器发来的开始传输命令时，通知缓存管理单元进行页面传输；当接收到主控处理器发来的传输终止命令时，通知缓存管理单元页面传输完成；缓存管理单元与通信控制单元、数据存储单元和处理器核相连，从通信控制单元接收页面配置信息，对源体系结构二进制码缓冲区和目标体系结构二进制码缓冲区按照页面配置信息进行页面划分管理；从通信控制单元接收缓存申请，当有可替换缓冲区时向通信控制单元发页面就绪信号，同时更新页面映射表即置源体系结构二进制码缓冲中待写入页面所对应；从通信控制单元接收页面传输开始信号，在源缓冲读写控制信号和目标缓冲读写控制信号的控制下，选通源体系结构二进制码缓冲区或者目标体系结构二进制码缓冲区，通过传输总线往源体系结构二进制码缓冲区写入数据或者从目标体系结构二进制码缓冲区中读取数据；从通信控制单元接收页面传输完毕信号，断开源体系结构二进制码缓冲区或者目标系统结构二进制码缓冲区与传输总线的连接；检测源体系结构二进制码缓冲区是否有未翻译页面，若有未翻译页面，选择其中一个未翻译页面，向处理器核发动态二进制翻译申请，通过传输总线将页面数据发送至处理器核；从处理器核接收目标体系结构二进制码写入信号，选取待写入目标体系结构二进制码页面，通过传输总线往目标体系结构二进制码缓冲区写入数据；接收处理器核翻译完毕信号，更新页面映射表信息；通信控制单元由多路选择器、通信控制单元控制器、传输总线和三个寄存器组成，三个寄存器分别是动态翻译控制寄存器、目的地址寄存器、线程ID寄存器，在体系结构全局地址空间中统一编址；多路选择器为三选一选择器，与目的地址寄存器、动态翻译控制寄存器和线程ID寄存器相连，根据从通信控制单元控制器来的寄存器选择信号，将传输总线中的数据写入相应寄存器中；目的地址寄存器存储目标体系结构二进制码页面主存写入地址；线程ID寄存器存储进行动态二进制翻译请求的线程ID号；动态翻译控制寄存器由Page[N‑1:0]、Set、Start、End、Req、Ready、Busy、Available、TargetAddrErr、Process IDErr、BuffErr字段组成；Page[N‑1:0]字段存储数据的数值n表示数据存储单元页面以2n×4K字节进行划分；Set位为1时表示通信控制单元需要向缓存管理单元发送页面配置信号和配置信号，通知缓存管理单元以新的页面配置信息对数据存储单元中的源体系结构二进制码缓冲区和目标体系结构二进制码缓冲区重新进行页面划分，其值为0时不做任何处理；Start位为1时表示主控处理器开始进行页面传输；End为1时表明主控处理器页面传输完毕；Req为1时表明主控处理器向缓存管理单元申请源体系结构二进制码缓冲区页面；Ready为1时表明源体系结构二进制码缓冲区就绪，可以进行数据传输；Busy为1时表明处理器核正在进行动态二进制翻译；Available表明源体系结构二进制码缓冲区是否可用，为1表示可用，为0表示不可用；TargetAddrErr为1表明进行动态二进制翻译时发生目标地址未设定错误，在主控处理器尚未设定目的地址寄存器就开始进行页面传输时发生；ProcessIDErr为1表明进行动态二进制翻译时表明发生线程ID未设定错误，在主控处理器开始进行页面传输尚未设定线程ID寄存器时发生；BuffErr为1表明进行动态二进制翻译时发生源体系结构二进制码缓冲区页面未申请错误，在主控处理器没有申请到有效源体系结构二进制码缓冲区页面就启动页面传输；缓存管理单元由页面替换部件、缓存管理控制部件组成；页面替换部件和缓存管理控制部件和数据存储单元中的页面映射表相连，接收从缓存管理控制部件传输来的源页面替换信号，读取页面映射表中源体系结构二进制码页面表项中时间戳字段和状态字段，采用通用的页面替换算法从已翻译页面中选取下一次进行传输的页面，向缓存管理控制部件发所选取的源页面号；接收从缓存管理控制部件传输来的目标页面替换信号，读取页面映射表中目标体系结构二进制码页面表项中时标字段和状态字段，采用页面替换算法从已翻译页面中选取下一次进行传输的页面，向缓存管理控制部件发所选取的目标页面号；缓存管理控制部件与页面替换部件、页面映射表和通信控制单元相连，监测从通信控制单元传输来的缓存申请信号，读取页面替换部件返回的源体系结构二进制码缓冲区页号，若页号不为0，则向通信控制单元发缓存就绪信号；监测从通信控制单元传输来的传输开始信号，若有效，则选通原体系结构二进制码缓冲区或者目标体系结构二进制码缓冲区；监测从通信控制单元传输来的传输完毕信号，在传输完毕信号有效时，向页面替换部件发页面替换信号；从外部页面映射表读取源体系结构二进制码页面信息，检测是否有页面处于未翻译状态，若有处于未翻译状态的页面则向处理器核发翻译请求信号，向处理器核传递未翻译页面；监测处理器核发出的目标体系结构二进制码写入信号，若有效时，从替换部件读取目标页面号，根据目标页面号计算目标体系结构二进制码缓冲区页面访问高地址，向目标体系结构二进制码缓冲区发使能信号，将处理器核发来的翻译后目标体系结构二进制码代码写入目标页面号随对应的页面中；监测处理器核发出的目标体系结构二进制码写入信号，若信号从有效跳变成无效时，向页面替换部件发页面替换信号，读取页面替换部件返回的目标页面号，将目标‑源页面映射表中当前传输页面所对应表项中下一页号字段置为替换部件返回的目标页面号，并将替换部件返回的目标页面号所对应表项的源缓冲区页号字段置为正在进行翻译的源体系结构二进制码缓冲区页面号；监测处理器核发出的翻译完毕信号，当翻译完毕信号有效时，向页面替换部件发页面替换信号，将目标‑源页面映射表中传输页面所对应表项中下一页号字段置为0；缓存管理控制部件由初始化逻辑、源体系结构二进制码页面传输控制状态机和目标体系结构二进制码页面访问控制状态机组成；初始化逻辑对源体系结构二进制码缓冲区、目标体系结构二进制码缓冲区进行页面划分；初始化逻辑通过读写总线将源‑目标页面映射表和目标‑源页面映射表表目录表项全都初始化为0，置缓存就绪信号；初始化完成后，初始化逻辑向源体系结构二进制码页面传输控制状态机和目标体系结构二进制码页面访问控制状态机发初始化完毕信号，启动此两个状态机；处理器核是通用或者专用处理器核，与缓存管理单元相连，从缓存管理单元接收翻译请求，通过传输总线从源体系结构二进制缓冲区中读取页面代码，进行动态二进制代码翻译；当翻译出完整页面代码后置目标体系结构写入信号通知缓存管理单元进行页面写入，通过传输总线往目标体系结构二进制码缓冲区中写入页面数据；当动态二进制翻译完毕时，置翻译完毕信号通知缓存管理单元翻译完毕。