[发明专利]一种基于FPGA的3*3均值滤波算法的实现方法

摘要

本发明提供一种基于FPGA的3*3均值滤波算法的实现方法，该方法采用FPGA模块实现8bit灰度图像的3*3滤波窗口的均值滤波，所述的方法包含如下步骤：第一个采样周期，计算9个输入数据之和；第二个采样周期：将9个输入数据之和右移3位得到s1；将9个输入数据之和右移6位得到s2；取9个输入数据之和的低3位sum[2:0]乘以9得到9m；取sum右移6位乘以8得到8s2；取sum的低6位得到n；第三个采样周期，设定余数部分的分子计算loss的值；第四个采样周期，判断s2的大小，确定余数部分的分子；第五个采样周期，判断上个周期得到really_loss，若really_loss大于71，则均值输出为需加余数1；否则均值的余数为零。利用该算法能够进行流水线操作，在达到实时处理效果的同时并不降低图像平滑的质量。

主权项

一种基于FPGA的3*3均值滤波算法的实现方法，该方法采用FPGA模块实现8bit灰度图像的3*3滤波窗口的均值滤波，所述的方法包含如下步骤：1)在第一个采样周期，计算9个输入数据之和；2)在第二个采样周期：将9个输入数据之和右移3位得到s1；将9个输入数据之和右移6位得到s2；取9个输入数据之和的低3位乘以9得到9m；取9个输入数据之和右移6位乘以8得到8s2；取9个输入数据之和的低6位得到n；3)在第三个采样周期，设定余数部分的分子为loss＝9m+8s2‑n＝9m+8(9s3+k)‑n＝(9m+8k‑n)+72s3，其中余数部分包含s3和所有的余数，计算loss的值；4)在第四个采样周期，判断s2的大小，若由第二个周期得到的s2的值小于9，那么由第三周期得到的s3将为0，则商为average＝s1‑s2，余数部分的分子为really_loss＝loss；若s2取值满足9≤s2＜18，那么s3将为1，则商为average＝s1‑s2+1，余数的分子为：really_loss＝loss‑72；若s2取值满足18≤s2＜27，那么s3将为2，则商为average＝s1‑s2+2，余数的分子为：really_loss＝loss‑144；若s2取值满足s2≥27，那么s3将为3，则商为average＝s1‑s2+3，余数的分子为：really_loss＝loss‑216；5)在第五个采样周期，判断上个周期得到really_loss，若really_loss大于71，则最后模块的均值输出为上个周期得到的商与1的和；否则输出均值为上个周期得到的商的值。