[发明专利]一种具有p埋层的纵向沟道SOI LIGBT器件单元

摘要

本发明涉及一种具有p埋层的纵向沟道SOI LIGBT器件单元。现有产品限制了器件结构与电学特性的改善。本发明顺序包括p型半导体衬底、隐埋氧化层、p埋层区，p埋层区的顶部依次并排设置有金属栅极、n型重掺杂多晶硅栅、栅氧化层和n型轻掺杂漂移区，在n型轻掺杂漂移区顶部两侧分别嵌入第一p型阱区和n型缓冲区，第一p型阱区的顶部嵌入n型阴极区和第一p阱欧姆接触区，n型缓冲区的顶部嵌入第二p型阱区和阳极短路点区，第二p型阱区顶部嵌入第二p阱欧姆接触区；器件单元顶部设置有第一场氧化层、第二场氧化层、阳极金属电极和阴极金属电极。本发明降低了扩展电阻，改善了漂移区电导调制效应，降低了通态功耗，并明显改善器件的热特性。

主权项

一种具有p埋层的纵向沟道SOI LIGBT器件单元，包括p型半导体衬底(1)、隐埋氧化层(2)、p埋层区(3)、n型轻掺杂漂移区(4)、栅氧化层(5)，其特征在于：隐埋氧化层(2)覆盖在p型半导体衬底(1)上，p埋层区(3)覆盖在隐埋氧化层(2)上，n型轻掺杂漂移区(4)和栅氧化层(5)并排设置在p埋层区(3)上，n型轻掺杂漂移区(4)和栅氧化层(5)相接，n型重掺杂多晶硅栅(6)紧邻栅氧化层(5)设置，n型重掺杂多晶硅栅(6)的一侧与栅氧化层(5)的一侧相接；在n型轻掺杂漂移区(4)顶部两侧分别嵌入第一p型阱区(11)和n型缓冲区(17)，其中第一p型阱区(11)为p型较重掺杂半导体区，n型缓冲区(17)为n型较重掺杂半导体区，第一p型阱区(11)的一侧与栅氧化层(5)的另一侧相接；第一p型阱区(11)的顶部嵌入n型阴极区(10)和第一p阱欧姆接触区(12)，n型阴极区(10)的一侧与第一p阱欧姆接触区(12)相接，n型阴极区(10)的另一侧与栅氧化层(5)相接，第一p阱欧姆接触区(12)设置在n型阴极区(10)与n型缓冲区(17)之间； n型缓冲区(17)的顶部嵌入第二p型阱区(16)和阳极短路点区(15)，第二p型阱区(16)和阳极短路点区(15)相接，第二p型阱区(16)设置在阳极短路点区(15)与第一p型阱区(11)之间，其中第二p型阱区(16)为p型较重掺杂半导体区，阳极短路点区(15)为n型重掺杂半导体区；第二p型阱区(16)的顶部嵌入第二p阱欧姆接触区(14)，第二p阱欧姆接触区(14)与阳极短路点区(15)相接；n型重掺杂多晶硅栅(6)的顶部设置有第一场氧化层(8‑1)，n型轻掺杂漂移区(4)的顶部设置有第二场氧化层(8‑2)，阳极短路点区(15)的顶部设置有阳极金属电极(13)；第一场氧化层(8‑1)覆盖了相邻的n型重掺杂多晶硅栅(6)的顶部、栅氧化层(5)的顶部，以及n型阴极区(10)顶部的一部分；第二场氧化层(8‑2)覆盖了相邻的第一p阱欧姆接触区(12)顶部的一部分、第一p型阱区(11)的顶部、n型轻掺杂漂移区(4)的顶部、n型缓冲区(17)的顶部、第二p型阱区(16)的顶部，以及第二p阱欧姆接触区(14)顶部的一部分；阳极金属电极(13)覆盖了相邻的第二p阱欧姆接触区(14)顶部的一部分，以及阳极短路点区(15)的顶部；阴极金属电极(9)覆盖了相邻的n型阴极区(10)顶部的一部分和第一p阱欧姆接触区(12)顶部的一部分，并且分别与第一场氧化层(8‑1)和第二场氧化层(8‑2)相接；金属栅极(7)紧邻n型重掺杂多晶硅栅(6)设置，并与n型重掺杂多晶硅栅(6)的另一侧、以及栅氧化层(5)和第一场氧化层(8‑1)相接。