[发明专利]一种半导体结构及其制造方法有效
申请号: | 201110066929.0 | 申请日: | 2011-03-18 |
公开(公告)号: | CN102683210B | 公开(公告)日: | 2020-01-24 |
发明(设计)人: | 尹海洲;骆志炯;朱慧珑 | 申请(专利权)人: | 中国科学院微电子研究所 |
主分类号: | H01L21/336 | 分类号: | H01L21/336;H01L21/311;H01L29/78;H01L29/06 |
代理公司: | 11370 北京汉昊知识产权代理事务所(普通合伙) | 代理人: | 朱海波 |
地址: | 100029 *** | 国省代码: | 北京;11 |
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摘要: | 一种半导体结构的制造方法,包括:提供衬底,在所述衬底上形成有源区,在所述有源区上形成栅堆叠或伪栅堆叠,并在所述栅堆叠或伪栅堆叠两侧形成源极延伸区和漏极延伸区,在所述栅堆叠或伪栅堆叠侧壁形成侧墙,并在所述侧墙和所述栅堆叠或伪栅堆叠外的所述有源区上形成源极和漏极;去除源极侧侧墙的至少一部分,使所述源极侧侧墙的厚度小于漏极侧侧墙的厚度;在所述侧墙和所述栅堆叠或伪栅堆叠外的所述有源区上形成接触层。相应地,本发明还提供一种半导体结构。利于降低源极延伸区的接触电阻,同时还可以降低栅极和漏极延伸区之间的寄生电容。 | ||
搜索关键词: | 一种 半导体 结构 及其 制造 方法 | ||
【主权项】:
1.一种半导体结构的制造方法,该方法包括以下步骤:/na)提供衬底(100),在所述衬底(100)上形成有源区,在所述有源区上形成栅堆叠或伪栅堆叠,在所述栅堆叠或伪栅堆叠两侧形成源极延伸区(110a)以及漏极延伸区(110b),在所述栅堆叠或伪栅堆叠侧壁形成侧墙,以及在所述侧墙和所述栅堆叠或伪栅堆叠外的所述有源区上形成源极(111a)和漏极(111b);/nb)仅在所述源极侧的有源区的上表面形成第一接触层(112a),而在所述漏极侧的有源区的上表面没有形成第一接触层;/nc)形成层间介质层(300),以覆盖所述衬底(100);/nd)刻蚀所述层间介质层(300)以形成接触孔(310),所述接触孔(310)至少暴露漏极侧的部分有源区;/ne)在所述部分有源区上形成第二接触层(112b),所述第二接触层(112b)与栅堆叠的距离大于所述第一接触层(112a)与栅堆叠的距离,所述第二接触层的厚度大于所述第一接触层的厚度。/n
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
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