[发明专利]一种高速海量数据采集存储系统的硬件协处理装置

摘要

本发明公开了一种高速海量数据采集系统的硬件协处理装置，在进行详细波形观测时，时基电路对位宽增加、速度降低的高速海量数据流分流出的数据流①一路进入硬件协处理多级筛选单元，对数据流①连续的N个数值进行筛选，送入硬件协处理FIFO进行存储，数据流①另一路流向DDR2控制器的数据FIFO，在DDR2控制器控制下，存储到DDR2大容量动态存储器；用户根据硬件协处理FIFO中的协处理数据进行概貌观察，对需要进行详细的观察波形，将其起始地址以及终点地址发给寻址计数器，对大容量动态存储器进行寻址，快速读取用户关心的观察波形数据送给显示屏显示。本发明通过增加高速海量数据流的位宽，从而降低高速海量数据流速度。

主权项

一种高速海量数据采集存储系统的硬件协处理装置，其特征在于，包括：一输入串并转换逻辑单元，其输入为采集的高速海量数据流，通过串并转换将高速海量数据流的位宽增加，从而降低高速海量数据流速度；一时基电路，将位宽增加、速度降低的高速海量数据流分流为数据流①和数据流②；一硬件协处理多级筛选单元和一硬件协处理FIFO；数据流①一路进入硬件协处理多级筛选单元，通过硬件协处理多级筛选单元对数据流①连续的N个数值进行筛选，再将筛选后的协处理数据送入硬件协处理FIFO进行存储；所述的筛选包括第一级固定倍数筛选和第二级可变倍数筛选；在第一级固定倍数筛选中，首先进行错位位宽转换：将进入硬件协处理检测单元的n路数据流①作为数据流a先打p拍，再将每打一拍的数据流与其被打拍的数据流重新组合，形成数据流b，从而以数据流错位叠加的方式扩大位宽，使经错位位宽变换后的每一个时钟节拍内的数据流b的路数(p+1)×n能够大于等于K×m，并且错位之后的每个时钟节拍内的数据都是连续的，其中，K为固定筛选倍数，m为特征值个数；然后进行有效样值抽取：对数据流b中每一个时钟节拍内的(p+1)×n个数据进行筛选，抽取K×m路未被抽取过的有效数据，形成数据流c；最后，根据DSP发送特征值类型选择信号，对数据流c中的每个时钟节拍的K×m路数据进行m个特征值筛选，筛选出来的数据形成m路数据流d；在第二级可变倍数筛选中，根据DSP发送来得可变筛选倍数R，对R个m路数据选择一个m路数据，从而得到筛选比例为N＝K×R的筛选数据流e作为协处理数据并存入硬件协处理FIFO；一DDR2大容量动态存储器及DDR2控制器，数据流①另一路流向DDR2控制器的数据FIFO，在DDR2控制器控制下，存储到DDR2大容量动态存储器；一普通存储FIFO，数据流②进入普通存储FIFO进行缓存，实现单通道存储深度64Kpts的数据存储；用户根据硬件协处理FIFO中的协处理数据对波形的特征值概貌进行观察，对需要进行详细的观察波形，将其起始地址： | | i × mN n × L | | L 以及终点地址： | | | | ( i + k + 1 ) × mN / n | | - 1 + | | { [ ( i + k + 1 ) × mN ] % n + ( n - 1 ) } / n | | L | | L 发给寻址计数器，对DDR2大容量动态存储器进行寻址，快速读取用户关心的观察波形数据送给显示屏显示，其中，Q为DDR2大容量动态存储器容量，L为DDR2大容量动态存储器突发长度，i为硬件协处理FIFO起始列地址，i+k为硬件协处理FIFO终点地址。