[发明专利]一种嵌入式微纳通道的制备方法无效
申请号: | 201110194734.4 | 申请日: | 2011-07-12 |
公开(公告)号: | CN102874743A | 公开(公告)日: | 2013-01-16 |
发明(设计)人: | 崔阿娟;李无瑕;顾长志;李俊杰 | 申请(专利权)人: | 中国科学院物理研究所 |
主分类号: | B81C1/00 | 分类号: | B81C1/00 |
代理公司: | 中科专利商标代理有限责任公司 11021 | 代理人: | 周国城 |
地址: | 100080 *** | 国省代码: | 北京;11 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | 本发明公开了一种制备嵌入式微纳通道的方法,涉及微纳加工技术,其包括步骤:(1)清理基底;(2)制备横截面尺寸在纳米量级的支撑牺牲层;(3)将步骤(2)中加工好的样品放置与固定在设备中;(4)图形观测,找到支撑牺牲层纳米结构所在的位置;(5)在支撑牺牲层上通过离子束辅助沉积技术沉积覆盖层钨,得成品。本发明的制备方法是基于离子束沉积覆盖层钨后,支撑牺牲层纳米结构消失的现象来制备嵌入式微纳通道的方法,工艺灵活、效率高、可控性好。是材料体内的、任意形状的微纳尺寸通道的制作方法。 | ||
搜索关键词: | 一种 嵌入 式微 通道 制备 方法 | ||
【主权项】:
一种制备嵌入式微纳通道的方法,其特征在于,包括步骤:(1)对基底进行处理:清洗,或在表面覆盖导电、绝缘薄膜层;(2)制备支撑牺牲层纳米结构:使支撑牺牲层纳米结构按照要求分布在基底上;(3)第(2)步所得样品的放置与固定:(i)若基底是有表面导电层的导电基底,用导电物质从基底背面将其固定在样品托上;(ii)若基底是有表面绝缘薄膜层的电绝缘基底,将样品基底固定在样品托上后,再用导电物质将样品表面与样品托电连接;(iii)将固定于样品托上的样品,放入扫描电子束/聚焦离子束(SEM/FIB)双束系统或单束聚焦离子束(FIB)腔体内的样品台上;(4)图形观测:移动腔体内的样品台,用SEM或低束流离子流进行图形观测,找到支撑牺牲层纳米结构所在的位置;调节样品台位置使电子束图形与离子束图像重合;(5)制备覆盖层:a)在支撑牺牲层纳米结构上方,采用聚焦离子束化学气象沉积法,以W(CO)6为前躯体,在基底上方所需位置沉积设定厚度和设定形状的钨覆盖层;b)在覆盖层钨沉积完毕后,支持牺牲纳米结构消失,在钨覆盖层内形成与原有支撑牺牲层纳米结构尺寸成一定比例的微纳通道,得成品。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于中国科学院物理研究所,未经中国科学院物理研究所许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/patent/201110194734.4/,转载请声明来源钻瓜专利网。