[发明专利]一种高速时钟域内的NRZI解码电路

摘要

本发明公开了一种高速时钟域内的NRZI解码电路，包括一个比特结束定位模块，五个寄存器，一个NRZI解码模块。比特结束定位模查找出外部输入数据在高速时钟内的结束标示位，并经两级高速时钟的寄存器同步后，送入到NRZI解码模块做解码操作的控制信号；外部输入数据经两级高速时钟的寄存器同步后送入到NRZI解码模块进行NRZI解码运算，运算完成后，经高速时钟的寄存器同步后产生输出结果。本发明的高速时钟域内的NRZI解码电路，能缩短NRZI解码所需的时间，节省系统资源。

主权项

一种高速时钟域内的NRZI解码电路，其特征是，包括：一个比特结束定位模块，其接收外部输入的两个时钟，高速时钟和低速时钟，用来查找外部输入数据在高速时钟域内的结束标示位；该结束标示位：当前这一比特外部输入数据长度为一个低速时钟周期，结束位的长度为一高速时钟周期；五个寄存器，编号为第一寄存器至第五寄存器；第一寄存器，接收外部输入数据、高速时钟和复位信号，对外部输入数据进行高速时钟域内的第一级同步处理后输出数据；第二寄存器，接收第一寄存器的输出数据、高速时钟和复位信号，对第一寄存器的输出数据做高速时钟域内的第二级同步处理后输出数据给NRZI解码模块；第三寄存器，接收比特结束定位模块的输出数据、高速时钟和复位信号，对比特结束定位模块的输出数据做高速时钟域内的第一级同步处理后输出数据；第四寄存器，接收第三寄存器的输出数据、高速时钟和复位信号，对第三寄存器的输出数据做高速时钟域内的第二级同步处理后输出数据给NRZI解码模块；第五寄存器，接收NRZI解码模块的输出数据、高速时钟和复位信号，对数据NRZI解码模块的输出数据做高速时钟域内的同步处理后输出结果；一个NRZI解码模块，接收第二寄存器和第四寄存器的输出数据，在第四寄存器的输出数据的控制下，对第二寄存器的输出数据进行NRZI解码运算，运算完成后输出结果给第五寄存器。