[发明专利]除法器及其实现方法

摘要

本发明公开一种除法器及其实现方法。其中，除法器包括：被除数寄存器；除数寄存器；中间结果寄存器；数据预处理单元；比较器；三路并行加法器阵列，用于对移入中间结果寄存器中的2位被除数分别与数据预处理单元中的1倍除数、2倍除数和3倍除数分别进行相加或相减的迭代运算，分别产生3个2位商以及3个余数；判定单元；选择单元，用于在判断3个余数的符号与被除数的符号一致时，确定本次运算周期的2位商和相应的部分余数，将2位商被除数寄存器的最低2位，把相应的部分余数左移2位放入至中间结果寄存器中。本发明适合在微处理器或ASIC中实现，通用性较强；且由于所用器件门数较少，运算效率高。

主权项

一种除法器，其特征在于，包括：用于存储被除数的被除数寄存器；用于存储除数的除数寄存器；用于存储中间结果的中间结果寄存器；数据预处理单元，用于在数据预处理时同时存储1倍除数、2倍除数和3倍除数，且与被除数寄存器联合左移，从被除数寄存器中被除数的最高位开始，以每周期2位的速率进行左移，并把移出的两位移入中间结果寄存器的最低2位；比较器，通过将被除数与除数的符号进行比较，决定接下来迭代求商过程的比较运算是进行加法还是减法，如果两符号相同，则执行减法操作，如果两符号相异，则执行加法操作；三路并行加法器阵列，用于对移入中间结果寄存器中的2位被除数分别与数据预处理单元中的1倍除数、2倍除数和3倍除数分别进行相加或相减的迭代运算，分别产生3个2位商以及3个余数；判定单元，用于判断3个余数的符号是否与被除数的符号一致；选择单元，用于在判断3个余数的符号与被除数的符号一致时，确定本次运算周期的2位商和相应的部分余数，将2位商被除数寄存器的最低2位， 把相应的部分余数左移2位放入至中间结果寄存器中；依次将被除数以每运算周期2位的速率移入中间结果寄存器，直到被除数寄存器中被除数已全部移入中间结果寄存器，则由判定单元判断被除数与除数的最高位是否相同，若是，则存放在被除数寄存器中的值为被除数/除数的商，否则，将被除数寄存器中的值按位取反后，最后加1等到补码，该补码为被除数/除数的商。