[发明专利]一种非迭代式LDPC码译码器

摘要

本发明公开了一种非迭代式LDPC码译码器包括两个初始似然比信息存储器、k级运算单元、判决与输出模块D以及控制单元。在控制单元控制下，将待译码的LDPC帧的LLR值交替存入两个初始似然比信息存储器中，同时交替进行变量节点信息矩阵初始化并存入一级运算单元中两个变量节点信息矩阵存储器。校验节点更新单元、变量节点更新单元交错交替读取、处理、存储数据，利用率为100％，解决了传统的LDPC码译码器运算单元利用率不高的问题。最后，经过多级级联运算处理，直接对得到的恢复信息比特序列进行判断，多个运算单元级联代替了传统的迭代操作，完全实现流水线运算，因此，译码运算速度高。

主权项

1.一种非迭代式LDPC码译码器，其特征在于，包括两个初始似然比信息存储器La_0、Lb_0、k级运算单元、判决与输出模块D以及控制单元；每级运算单元包括：两个变量节点信息矩阵存储器Qa、Qb，校验节点更新单元CNU，似然比信息存储器La、Lb，两个校验节点信息矩阵存储器Ra、Rb，一级变量节点更新单元VNU；控制单元负责对两个初始似然比信息存储器以及各级运算单元中存储读写的切换与配合进行控制；在控制单元的控制下，(1)、将待译码的LDPC帧的似然比信息值交替存入初始似然比信息存储器La_0、Lb_0中；(2)、同时交替地读取初始似然比信息存储器Lb-0、La-0中的数据，并利用读取的数据依据检验矩阵H对两个一级变量节点信息矩阵存储器Qb_1、Qa_1进行初始化，其数据为：q_c，v＝L_v其中，元素q_c，v表示变量节点信息矩阵存储器Qb_1、Qa_1中数据的第c行和第v列的值，L_v表示似然比信息值第v个信息位的值；(3)、同时，在一级运算单元中：一级校验节点更新单元CNU_1交替读取两个一级变量节点信息矩阵存储器Qa_1、Qb_1中的数据进行检验节点信息矩阵更新，并存入两个一级校验节点信息矩阵存储器Ra_1、Rb_1中，存入的数据为：r_c，v≈min|q_c，v′|∏sgn(q_c，v′)其中v′为变量节点信息矩阵存储器Qa_1、Qb_1中数据的列号中去除v的集合，min|q_c，v′|表示变量节点信息矩阵存储器Qa_1、Qb_1中数据第c行去除元素q_c，v后剩余所有元素中绝对值最小值，∏sgn(q_c，v′)表示表示变量节点信息矩阵存储器Qa_1、Qb_1中数据第c行去除元素q_c，v后剩余所有元素符号的乘积；同时，交替地读取初始似然比信息存储器La-0、Lb-0中的数据存入一级似然比信息存储器La_1、Lb_1中；一级变量节点更新单元VNU_1交替读取两个一级校验节点信息矩阵存储器Rb_1、Ra_1中的数据、一级似然比信息存储器Lb_1、La_1中的似然比信息值进行变量节点信息矩阵更新，并存入两个二级变量节点信息矩阵存储器Qb_2、Qa_2中，存入的数据为：q_c，v＝L_v+∑_r′v其中，c′为变量节点信息矩阵存储器Rb_1、Ra_1中数据的行号中去除c的集合，∑r_c′v表示变量节点信息矩阵存储器Rb_1、Ra_1中数据第v列去除元素r_c，v后所有元素的和；(4)、同时，在2～k-1级运算单元中，交替读取两个上一级变量节点信息矩阵存储器Qa_i、Qb_i中的数据进行一级运算单元类似的计算操作，除各个操作中存储器、校验节点更新单元、变量节点更新单元级数增加外，其余完全相同，计算出的数据存入两个下一级的变量节点信息矩阵存储器Qb_i+1、Qa_i+1中；(5)、同时，在k级运算单元中，进行2～k-1级运算单元相同校验节点信息矩阵更新计算，并在k级变量节点更新单元VNU_k交替读取两个k级校验节点信息矩阵存储器Rb_k、Ra_k中的数据计算似然比信息修正值：D_v＝L_v+∑r_c，v(6)、同时，判决与输出模块D恢复信息比特序列，并判决：当似然比信息修正值D_v＞0时，判决恢复信息比特序列的第v个信息位1，否则为0；如果恢复信息比特序列满足校验方程，即：Hz^=0]]>则为有效码字，译码成功，否则为失败。