[发明专利]一种TAP接口优化电路

摘要

本发明介绍了一种TAP接口优化电路，在不改变优化前测试时钟频率的前提下，将传统TAP接口的四个或者五个PIN脚压缩至两个或者三个，从而利用JTAG控制器实现访问目标IC中边界扫描电路的功能。本发明适用于需要进行串行操作的边界扫描电路中，实现对目标IC的测试、仿真、调试等功能。尤其是对于微控制器、微处理器、混合信号设备等PIN脚数目受限的电路来说，本发明将更具适用性。

主权项

一种TAP接口优化电路，其特征在于包括发送端214和接收端215，所述发送端214又包括JTAG控制器102、第一寄存器201、第二寄存器202、与门203和第一双向传输电路204；所述接收端215又包括边界扫描电路103、上电复位电路210、复位同步电路211、控制逻辑212、第二双向传输电路205、第一捕获寄存器206、第二捕获寄存器207、第一更新寄存器208、第二更新寄存器209、TAP状态机213和上拉电路216；JTAG控制器102输出测试数据输出信号和测试模式选择信号，依次作为第一寄存器201和第二寄存器202的数据输入，JTAG控制器102输出的异步复位信号同时连接到第一寄存器201的复位端、第二寄存器202的置位端和与门203的一个输入端；外部时钟信号同时连接到第一寄存器201的时钟端、第二寄存器202的时钟端、与门203的另一个输入端、复位同步电路211、控制逻辑212、第一捕获寄存器206和第二捕获寄存器207的时钟端；与门203的输出作为JTAG控制器102的测试时钟信号；第一寄存器201的输出作为第一双向传输电路204的输入信号，第一双向传输电路204实现与第二双向传输电路205之间的数据交换和传输，第一双向传输电路204的输出信号作为JTAG控制器102的测试数据输入信号；第二寄存器202的输出信号作为所述发送端214的测试模式选择信号输出给接收端215；在接收端215中，上拉电路216将输入的测试模式选择信号上拉到高电平之后送入复位同步电路211和第二捕获寄存器207；上电复位电路210为复位同步电路211提供上电复位脉冲，复位同步电路211还接收TAP状态机213提供的同步复位信号，TAP状态机213输出的同步复位信号同时还输入给控制逻辑212、第一更新寄存器208的复位端和第二更新寄存器209的置位端；复位同步电路211输出使能信号给控制逻辑212，同时还输出异步复位信号给TAP状态机213和边界扫描电路103；第二双向传输电路205接收TAP状态机213输出的使能信号和边界扫描电路103的测试数据输出信号，第二双向传输电路205的输出信号送入第一捕获寄存器206；第一捕获寄存器206和第二捕获寄存器207的输出分别连接到第一更新寄存器208和第二更新寄存器209的数据输入端；控制逻辑212输出更新时钟信号给第一更新寄存器208和第二更新寄存器209，同时还输出测试时钟信号给边界扫描电路103；第一更新寄存器208和第二更新寄存器209的输出信号分别作为边界扫描电路103的测试数据输入信号和测试模式选择信号。