[发明专利]一种改进的硬质掩膜与多孔低介电常数值材料的集成方法有效
申请号: | 201110266463.9 | 申请日: | 2011-09-09 |
公开(公告)号: | CN102437101A | 公开(公告)日: | 2012-05-02 |
发明(设计)人: | 李程;杨渝书;陈玉文;邱慈云 | 申请(专利权)人: | 上海华力微电子有限公司 |
主分类号: | H01L21/768 | 分类号: | H01L21/768;H01L21/316 |
代理公司: | 上海新天专利代理有限公司 31213 | 代理人: | 王敏杰 |
地址: | 201210 上海市浦*** | 国省代码: | 上海;31 |
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摘要: | 本发明公开了一种改进的硬质掩膜与多孔低介电常数值材料的集成方法,主要包括以下步骤:在第一介质层上沉积一层刻蚀阻挡层;在所述刻蚀阻挡层上沉积一层金属中间介质层;在所述金属中间介质层上沉积一层第一层硬质掩膜层;在所述第一层硬质掩膜层上积淀一层第二层硬质掩膜层HfO2层;在HfO2层上积淀一层底部抗反射涂层,并在所述底部抗反射涂层上涂覆一层光刻胶;对所述光刻胶进行光刻工艺并在所述光刻胶中形成开口;利用所述光刻胶中的开口对所述第一层硬质掩膜层、所述HfO2层、所述金属中间介质层以及刻蚀阻挡层,所述刻蚀阻挡层的暴露在通孔底部的区域进行刻蚀,使得所述通孔与所述下导电层接触。 | ||
搜索关键词: | 一种 改进 硬质 多孔 介电常数 材料 集成 方法 | ||
【主权项】:
一种改进的硬质掩膜与多孔低介电常数值材料的集成方法,其中,在一第一介质层中形成一第一沟槽,并且在所述第一沟槽中填充构成一下导电层的金属铜,其特征在于,主要包括以下步骤: 在所述第一介质层上沉积一层刻蚀阻挡层,所述刻蚀阻挡层同时覆盖在所述下导电层上;在所述刻蚀阻挡层上沉积一层金属中间介质层;在所述金属中间介质层上沉积一层第一层硬质掩膜层;在所述第一层硬质掩膜层上积淀一层第二层硬质掩膜层,所述第二层硬质掩膜层为HfO2层;在第二层硬质掩膜层上积淀一层底部抗反射涂层,并在所述底部抗反射涂层上涂覆一层光刻胶;对所述光刻胶进行光刻工艺并在所述光刻胶中形成开口;利用所述光刻胶中的开口对所述第一层硬质掩膜层、所述第二层硬质掩膜层进行刻蚀,形成位于第一、第二层硬质掩膜中的开口;利用所述第一、第二层硬质掩膜中的开口,对所述金属中间介质层进行刻蚀,刻蚀停止在所述金属中间介质层中,形成位于金属中间介质层中的第二沟槽;对所述金属中间介质层位于所述第二沟槽的底部的区域进行刻蚀,形成位于第二沟槽底部的通孔,并继续对所述刻蚀阻挡层的暴露在通孔底部的区域进行刻蚀,使得所述通孔与所述下导电层接触。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
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H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
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H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造