[发明专利]一种开关负载谐波抑制混频器

摘要

本发明公开了一种开关负载谐波抑制混频器，包括两个由跨导管与双平衡混频开关构成的谐波抑制混频器主体电路构成IQ路混频器、和一个用以产生开关负载控制信号和本振信号的时钟产生电路，所述谐波抑制混频器主体电路包括混频核心电路、开关负载级、输出缓冲级三部分。本发明提供的开关负载谐波抑制混频器，通过矢量相乘法而不是传统三相谐波抑制混频器的矢量相加法来实现谐波抑制混频功能，整个电路中只有一组混频核心电路，相对于传统的三相谐波抑制混频器的三组混频核心电路结构，具有功耗低、思路新颖、电路结构简单等特点。

主权项

1.一种开关负载谐波抑制混频器，其特征在于：该混频器包括两个由跨导管与双平衡混频开关构成的谐波抑制混频器主体电路、和一个时变负载控制时钟产生电路，所述谐波抑制混频器主体电路包括混频核心电路、开关负载级、输出缓冲级三部分：所述混频核心电路包括第一NMOS管(M1)、第二NMOS管(M2)、第三NMOS管(M3)、第四NMOS管(M4)、第五NMOS管(M5)和第六NMOS管(M6)；所述开关负载级包括第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)和相对应的负载切换开关第七PMOS管(M7)；其中，第一电阻(R1)和第二电阻(R2)的阻值相等，第三电阻(R3)和第四电阻(R4)的阻值相等，且第一电阻(R1)的阻值是第三电阻(R3)的阻值的倍；所述输出缓冲级包括第八NMOS管(M8)、第九NMOS管(M9)、第十NMOS管(M10)，第十一NMOS管(M11)和电容(C0)；第一NMOS管(M1)的栅极接射频输入信号的正极(RF+)，源极接地(GND)，漏极接第三NMOS管(M3)和第四NMOS管(M4)的源极；第二NMOS管(M2)的栅极接射频输入信号的负级(RF-)，源极接地(GND)，漏极接第五NMOS管(M5)和第六NMOS管(M6)的源极；第一负载电阻(R1)一端接电源(VDD)，另一端接第三电阻(R3)的一端和第七PMOS管(M7)的源极，第三电阻(R3)的另一端接第三NMOS管(M3)的漏极；第二负载电阻(R2)一端接电源(VDD)，另一端接第四电阻(R4)的一端和第七PMOS管(M7)的漏极，第四电阻(R4)的另一端接第六NMOS管(M6)的漏极；第八NMOS管(M8)的漏极接电源(VDD)，栅极接第四NMOS管(M4)的漏极，源极接第十NMOS管(M10)的漏极；第九NMOS管(M9)的漏极接电源(VDD)，栅极接第五NMOS管(M5)的漏极，源极接第十一NMOS管(M11)的漏极；第十NMOS管(M10)的栅极接偏置电压，源极接地(GND)；第十一NMOS管(M11)的栅极接偏置电压，源极接地(GND)；电容(C0)的两端分别连接第十NMOS管(M10)的漏极和第十一NMOS管(M11)的漏极；所述两个谐波抑制混频器主体电路分别记为I路谐波抑制混频器主体电路和Q路谐波抑制混频器主体电路；所述时变负载控制时钟产生电路包括两个D触发器级联，其中一个D触发器级联包括第一D触发器(I1)、第二D触发器(I2)和第一缓冲器(Buff1)，构成产生开关负载控制信号的第一二分频电路，另一个D触发器级联包括第三D触发器(I3)、第四D触发器(I4)和第二缓冲器(Buff2)、第三缓冲器(Buff3)，构成产生本振信号的第二二分频电路；第一D触发器(I1)的时钟信号端CLK接频率综合器输出信号正极(VCO+)，第二D触发器(I2)的时钟信号端CLK接频率综合器输出信号负极(VCO-)；第一D触发器(I1)的输出端Q接第二D触发器(I2)的输入端D，第一D触发器(I1)的输出端接第二D触发器(I2)的输入端第二D触发器(I2)的输出端Q接第一D触发器(I1)的输入端第二D触发器(I2)的输出端接第一D触发器(I1)的输入端D；第二D触发器(I2)的差分输出端接第一缓冲器(Buff1)的输入端，第一缓冲器(Buff1)的输出端为两路开关负载控制信号，分别记为对应I路谐波抑制混频器主体电路的时变负载控制信号T1I、和对应Q路谐波抑制混频器主体电路的时变负载控制信号T1Q；第三D触发器(I3)的时钟信号端CLK接第一D触发器(I1)的输出端第四D触发器(I4)的时钟信号端CLK接第一D触发器(I1)的输出端Q；第三D触发器(I3)的输出端Q接第四D触发器(I4)的输入端D，第三D触发器(I3)的输出端接第四D触发器(I4)的输入端第四D触发器(I4)的输出端Q接第三D触发器(I3)的输入端第四D触发器(I4)的输出端接第三D触发器(I3)的输入端D；第三D触发器(I3)的差分输出端接第二缓冲器(Buff2)的输入端，第二缓冲器(Buff2)的输出端为对应Q路谐波抑制混频器主体电路的本振信号正极LOQ+、和本振信号负极LOQ-；第四D触发器(I4)的差分输出端接第三缓冲器(Buff3)的输入端，第三缓冲器(Buff3)的输出端为对应I路谐波抑制混频器主体电路的本振信号正极LOI+、和本振信号负极LOI-；在I路谐波抑制混频器主体电路中，第七PMOS管(M7)的栅极接开关负载控制信号T1I，第三NMOS管(M3)和第六NMOS管(M6)的栅极接本振信号正极LOI+，第四NMOS管(M4)和第五NMOS管(M5)的栅极接本振信号负极LOI-；在Q路谐波抑制混频器主体电路中，第七PMOS管(M7)的栅极接开关负载控制信号T1Q，第三NMOS管(M3)和第六NMOS管(M6)的栅极接本振信号正极LOQ+，第四NMOS管(M4)和第五NMOS管(M5)的栅极接本振信号负极LOQ-。