[发明专利]高密度嵌入式电容器及其制作方法有效
申请号: | 201110338301.1 | 申请日: | 2011-10-31 |
公开(公告)号: | CN103094068A | 公开(公告)日: | 2013-05-08 |
发明(设计)人: | 王惠娟;万里兮 | 申请(专利权)人: | 中国科学院微电子研究所 |
主分类号: | H01L21/02 | 分类号: | H01L21/02;H01L29/92 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 逯长明 |
地址: | 100029 *** | 国省代码: | 北京;11 |
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摘要: | 本发明实施例公开了一种高密度嵌入式电容器及其制作方法,该方法包括:提供具有本体层和刻蚀阻挡层的基底;在本体层表面内形成多个垂直度良好且具有高深宽比的沟槽;对沟槽的底部、侧壁以及相邻沟槽间的本体层材料进行掺杂,得到该电容器的掺杂区,以在本体层与掺杂区接触区域形成三维PN结;形成该电容器的第一电极和第二电极,所述第一电极和第二电极的极性相反,且二者之间电学绝缘,第一电极位于掺杂区两侧或四周,第二电极位于掺杂区表面上。本发明实施例采用三维立体沟槽制作电容器的介质层,使介质层的有效面积远远大于常规电容器的介质层的有效面积,提高了电容器的电容密度,使该电容器能够同时满足低频退耦和高频退耦的要求。 | ||
搜索关键词: | 高密度 嵌入式 电容器 及其 制作方法 | ||
【主权项】:
一种高密度嵌入式电容器制作方法,其特征在于,包括:提供基底,所述基底包括本体层和位于所述本体层表面上的刻蚀阻挡层;在所述刻蚀阻挡层表面内形成多个沟槽图形;以具有所述沟槽图形的刻蚀阻挡层为掩膜,在所述本体层表面内形成多个沟槽,所述沟槽垂直度良好且具有高深宽比;去除相邻沟槽之间的刻蚀阻挡层材料,以在所述刻蚀阻挡层表面上形成该电容器的掺杂区图形;以具有所述掺杂区图形的刻蚀阻挡层为掩膜,对所述沟槽的底部、侧壁以及相邻沟槽间的本体层材料进行掺杂,得到该电容器的掺杂区,以在所述本体层与所述掺杂区接触区域形成三维PN结;保留紧邻所述掺杂区边缘的部分刻蚀阻挡层材料,去除所述掺杂区两侧或四周的部分刻蚀阻挡层材料,暴露出部分本体层材料,作为该电容器的第一电极区;在所述本体层表面上形成第一金属层,所述第一金属层与所述掺杂区材料及所述第一金属层与所述本体层材料间均形成欧姆接触,所述第一金属层覆盖所述第一电极区以及所述沟槽的底部、侧壁以及相邻沟槽间的掺杂区材料;去除部分第一金属层材料,形成该电容器的第一电极和第二电极,所述第一电极和第二电极的极性相反,且二者之间电学绝缘,所述第一电极位于所述掺杂区的两侧或四周,所述第二电极位于所述掺杂区表面上,其中,去除的部分第一金属层材料位于紧邻所述掺杂区边缘的部分刻蚀阻挡层表面上。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造